ElectroTech · 18 October 2026

RISC-V 2026 : 25 % du marché, 25 milliards de cœurs et l’écosystème MCU qui bascule enfin

Alors que la fondation RISC-V International revendique plus de 4 600 membres et que le cap des 25 milliards de cœurs expédiés cumulés a été franchi en janvier 2026, l’architecture ouverte franchit une étape symbolique : selon les analyses sectorielles agrégées publiées en début d’année, RISC-V représenterait désormais **25 % du marché mondial** des processeurs applicatifs, microcontrôleurs et accélérateurs IA confondus — mettant fin, pour la première fois depuis vingt-cinq ans, au duopole x86/ARM [source](https://www.aestechno.com/risc-v-2026-arm-x86-marche/). Entre la ratification du profil RVA23, les nouveaux SoC d’Espressif, les cœurs haute performance de Jim Keller chez Tenstorrent, l’engagement d’Infineon dans l’automobile et l’émergence de champions de l’efficacité énergétique comme le ColibryNPU, l’architecture ouverte sort de l’ombre des Cortex‑M. La levée de fonds record de SiFive en avril 2026 — 400 millions de dollars, avec NVIDIA au capital — confirme que RISC-V s’impose désormais jusque dans les centres de données IA. Mais la maturité logicielle et la fragmentation des extensions, bien qu’en voie de résolution, restent des obstacles à une adoption massive dans certains segments.

2026, l’année où RISC-V est devenu infrastructure

Le 5 février 2026, lors du FOSDEM 2026 à Bruxelles, Afonso Oliveira présentait une session intitulée « RISC-V hardware is here, what about software ». Cette intervention résumait à elle seule le sentiment général : le matériel RISC-V est désormais une réalité tangible, mais l’écosystème logiciel doit encore rattraper son retard. La fondation RISC-V International, créée en 2015, compte aujourd’hui plus de 4 600 membres (contre 4 000 en 2025), parmi lesquels Google, Intel, Qualcomm, Samsung, IBM et Espressif source.

Les chiffres donnent le vertige. En janvier 2026, RISC-V International annonçait que le nombre cumulé de cœurs RISC-V expédiés dans le monde avait dépassé les 25 milliards — plus que tous les processeurs qu’Apple a jamais conçus source. Quelques semaines plus tard, l’European Processor Initiative mettait sous tension Rhea, le premier CPU serveur conçu en Europe à atteindre le silicium, bâti autour de RISC-V. Google a confirmé que son dernier modem Pixel, NVIDIA a révélé que ses contrôleurs de gestion GPU, et Meta son accélérateur IA MTIA-2 exécutent tous des cœurs firmware RISC-V source. Après deux décennies de débats sur la capacité d’un jeu d’instructions ouvert à concurrencer x86 et ARM, 2026 est l’année où RISC-V a cessé d’être une curiosité de laboratoire pour devenir une infrastructure — déplaçant silencieusement les architectures propriétaires, charge de travail après charge de travail.

Le seuil des 25 % : ce que le chiffre dit vraiment

L’indicateur des 25 % de part de marché, agrégé sur les CPU applicatifs, les microcontrôleurs et les accélérateurs IA, traduit le moment où l’architecture ouverte fait basculer le duopole x86/ARM vers un trio source. Il ne faut cependant pas le lire comme un nombre linéaire : il agrège des segments très hétérogènes, où RISC-V est déjà ultra-dominant (microcontrôleurs d’entrée de gamme, contrôleurs embarqués) et d’autres où il reste marginal (serveurs haute performance, postes de travail grand public). Trois catalyseurs expliquent cette accélération en 2026 :

• La ratification du profil RVA23, qui standardise enfin les extensions nécessaires pour shipper Linux, FreeBSD et des hyperviseurs à grande échelle — c’est le socle qui manquait pour une portabilité logicielle sérieuse.
• L’arrivée de cœurs haut de gamme signés Jim Keller chez Tenstorrent (famille Ascalon-X), qui attaquent frontalement ARM Neoverse sur le segment serveur haute performance.
• L’adoption automobile et chinoise : Infineon engage l’open ISA pour sa prochaine génération de microcontrôleurs véhicule, tandis que l’écosystème Xiangshan et le système d’exploitation Ruyi OS — premier OS natif supportant RVA23 — transforment l’open ISA en infrastructure de souveraineté technologique.

À cela s’ajoutent des preuves d’adoption grand public : le laptop Framework (DC-ROMA II), la montre Amazfit T-Rex 3 Pro écoulée à plus d’un million d’unités, et l’« année du desktop Linux » revendiquée par Canonical source. Autant de signaux qui indiquent que RISC-V n’est plus une alternative théorique, mais bien une option crédible face aux architectures propriétaires.

Cette année 2026 est par ailleurs marquée par une série d’annonces qui confirment l’entrée de RISC-V dans une phase industrielle. Espressif a dévoilé le 26 mars 2026 son nouveau SoC ESP32-S31, un dual‑core RISC-V à 320 MHz doté de Wi‑Fi 6, Bluetooth 5.4 et Ethernet Gigabit. Quelques mois plus tard, en juin 2026, des rumeurs insistantes font état d’une possible acquisition de Tenstorrent par Qualcomm pour un montant de 10 à 14 milliards de dollars, dans le but de contester la domination de NVIDIA dans l’IA. Parallèlement, Arteris et MIPS ont annoncé un partenariat pour accélérer le développement de plateformes d’IA physique. Enfin, la start-up grenobloise ASYGN a présenté le 9 juillet 2026 le ColibryNPU, un microcontrôleur RISC-V ultra‑basse consommation dédié à l’IA embarquée, avec une consommation record de 22,2 µJ par inférence sur le benchmark MLPerf Tiny v1.4 source.

L’analyse comparative ARM vs RISC-V publiée par PixelBurn en 2026 souligne d’ailleurs que l’architecture ouverte, lancée à Berkeley en 2010, séduit par sa gratuité et sa flexibilité totale, là où le modèle de licence ARM freine les start-ups et les fabricants indépendants source. Cette dynamique se vérifie dans les faits : alors qu’ARM domine toujours le mobile et s’étend aux serveurs avec les puces Apple M1 à M4, RISC-V grignote méthodiquement les segments où la personnalisation et le coût priment.

SiFive lève 400 M$ : le signal fort de l’IA agentive

Le 9 avril 2026, SiFive — le plus ancien et le plus important fournisseur de propriété intellectuelle RISC-V — a annoncé la clôture d’un tour de financement de série G de 400 millions de dollars, sursouscrit, valorisant l’entreprise à 3,65 milliards de dollars. Le tour a été mené par Atreides Management, avec la participation d’Apollo Global Management, de NVIDIA, de Point72 Turion et de T. Rowe Price Investment Management, aux côtés des investisseurs historiques Prosperity7 Ventures et Sutter Hill Ventures source.

Au-delà du simple signal financier, cette levée indique où se dirige l’infrastructure IA. Alors que les GPU ont dominé la conversation depuis des années — l’entraînement et l’inférence de modèles à grande échelle étant des charges parallèles par nature, et l’écosystème CUDA de NVIDIA s’étant imposé comme standard de fait — l’évolution vers des modèles agentiques (capables de raisonnement multi-étapes, d’utilisation d’outils et d’exécution autonome de tâches) remet le CPU au premier plan. La gestion d’état, le routage des décisions, l’ordonnancement des sous-tâches et l’orchestration entre accélérateurs spécialisés sont précisément des opérations de plan de contrôle que les CPU gèrent bien, et pour lesquelles les GPU n’ont jamais été conçus. Les architectures CPU héritées comme x86 portent des décennies de complexité de conception accumulée, non optimisée à l’origine pour les exigences modernes de performance-par-watt à l’ère de l’IA. Cette réalité ouvre la porte à des alternatives plus légères — et RISC-V, par sa nature ouverte et personnalisable, en est la principale bénéficiaire. La participation de NVIDIA à ce tour de table est particulièrement remarquable : le géant des GPU investit dans l’architecture ouverte qui pourrait, à terme, concurrencer ses propres cœurs Arm dans les centres de données.

Le discours d’ouverture du GTC 2026 de NVIDIA, en mars, a d’ailleurs confirmé l’importance stratégique de l’IA agentive et des robots, domaines où les CPU RISC-V trouvent naturellement leur place pour l’orchestration et le contrôle source. De même, Google I/O 2026 a mis l’accent sur l’ère de l’IA agentive, renforçant la thèse d’un besoin croissant en CPU efficaces et personnalisables source.

Pourtant, le chemin vers une adoption massive reste semé d’embûches. La modularité même de RISC-V, avec plus de 70 extensions disponibles, a longtemps fragmenté l’écosystème et compliqué la portabilité logicielle. Mais en 2026, des profils standardisés (RVA, RVB, RVM) — et surtout la montée en puissance de RVA23 — commencent à être adoptés par l’industrie, réduisant significativement ce problème source. Les outils de développement, bien qu’en progrès, ne sont pas encore au niveau de maturité des chaînes ARM. Et les prix des puces RISC-V, pour l’instant, peinent à concurrencer les Cortex‑M en très gros volumes.

ESP32-S31 et ESP32-P4 : les fers de lance de l’IoT RISC-V en 2026

Espressif Systems, déjà connu pour ses ESP8266 et ESP32 sous architecture Tensilica Xtensa, a opéré un virage stratégique vers RISC-V dès 2021 avec l’ESP32-C3. En 2026, deux SoC incarnent cette transition : l’ESP32-P4, annoncé début 2023 mais toujours d’actualité, et le tout nouveau ESP32-S31, dévoilé le 26 mars 2026.

ESP32-P4 : le processeur d’edge computing sans fil

L’ESP32-P4 est un SoC double cœur RISC-V 32 bits cadencé à 400 MHz pour les cœurs haute performance (HP-Cores), accompagné d’un troisième cœur basse consommation à 40 MHz (LP-Core). Il embarque des extensions dédiées à l’IA (vecteurs, multiplication matricielle) et une unité de calcul en virgule flottante (FPU). Ses interfaces incluent MIPI CSI (caméra) et DSI (affichage), USB OTG 2.0, Ethernet, SDIO Host 3.0, et plus de 50 GPIO. Jusqu’à 32 Mo de PSRAM sont supportés, avec un encodeur H.264 matériel. Ce SoC cible explicitement les applications d’edge computing, d’interfaces homme‑machine (HMI) et d’IA embarquée, mais il ne propose aucune connectivité sans fil intégrée – un choix délibéré pour se concentrer sur la puissance de calcul.

ESP32-S31 : le connecteur universel

L’ESP32-S31, quant à lui, est un SoC dual‑core RISC-V à 320 MHz, doté d’une MMU, d’une unité SIMD 128 bits, de 512 Ko de SRAM, et supportant la PSRAM DDR à 250 MHz. Côté connectivité, il offre le Wi‑Fi 6 (802.11ax), le Bluetooth 5.4, l’IEEE 802.15.4 (Thread/Zigbee), et surtout un port Ethernet 1000 Mbps. Ce positionnement en fait un candidat idéal pour l’IoT industriel, les passerelles domestiques et les applications nécessitant à la fois une connectivité sans fil moderne et une interface filaire haut débit. Aucun benchmark (CoreMark, EEMBC) n’a été publié par Espressif dans le communiqué officiel, mais les spécifications techniques suggèrent des performances nettement supérieures à celles de l’ESP32 classique (Xtensa dual‑core 240 MHz).

Ces deux SoC illustrent la stratégie d’Espressif : couvrir le spectre de l’embarqué, de l’IoT connecté à l’edge computing, en utilisant RISC-V comme colonne vertébrale. L’ESP32-P4, bien qu’annoncé il y a trois ans, reste pertinent en 2026 grâce à ses capacités IA et ses interfaces MIPI, tandis que l’ESP32-S31 apporte une connectivité de pointe qui manquait à la gamme.

La gamme ESP32 se réorganise : E22, H21 et la question du routeur

Il faut replacer ces deux références dans une carte produit devenue nettement plus dense. Au CES 2026, Espressif a présenté deux autres références qui complètent — et parfois chevauchent — le positionnement du S31 : l’ESP32-E22, co-processeur Wi‑Fi 6E tri-bande bâti sur un cœur RISC‑V cadencé à 500 MHz, et l’ESP32-H21, un MCU Thread/Zigbee taillé pour le capteur sur pile. Le premier vise les passerelles et les points d’accès embarqués qui ont besoin du 6 GHz ; le second joue la carte de la sobriété énergétique pour la maison connectée.

La conséquence pratique pour les concepteurs est double. D’une part, le choix d’un SoC Espressif RISC‑V ne se résume plus à « P4 pour le calcul, S31 pour la connectivité » : il faut arbitrer entre un E22 (Wi‑Fi 6E, mais sans le Ethernet Gigabit ni le 802.15.4 du S31) et un H21 (802.15.4 économe, mais sans Wi‑Fi haut débit). D’autre part, la migration depuis les S3, C6 et H2 — tous RISC‑V, mais sur des cœurs et des sous-systèmes radio différents — impose de revérifier le BSP, les pilotes et la consommation réelle, et non de simplement re-router la carte. C’est le piège classique d’une famille qui s’élargit vite : la compatibilité de brochage n’est pas la compatibilité logicielle.

ColibryNPU : le champion de l’efficacité énergétique pour l’IA embarquée

Le 9 juillet 2026, la start-up grenobloise ASYGN a dévoilé son microcontrôleur ColibryNPU, un composant 32 bits RISC-V doté d’un accélérateur neuronal et d’une architecture « Near-Memory Computing ». Avec une consommation record de seulement 22,2 µJ par inférence sur le benchmark MLPerf Tiny v1.4 (test Visual Wake Words – détection d’humains dans une image), il se positionne comme la solution la plus économe en énergie du marché pour l’IA embarquée source. Concrètement, à raison d’une inférence par seconde, un système intégrant le ColibryNPU peut fonctionner pendant plus de 3 ans sur une simple pile bouton CR2032 de 220 mAh.

Le ColibryNPU intègre 8 macro-blocs dédiés capables d’effectuer jusqu’à 2 opérations MAC (multiply-accumulate) par cycle, permettant un traitement vidéo en temps réel sous 1 milliwatt. Il cible les applications TinyML et frugales : capteurs autonomes, surveillance industrielle, détection de présence sur batterie. Son positionnement est intéressant à plus d’un titre : là où les MCU Arm Cortex‑M55 + Ethos‑U55 d’Alif Semiconductor revendiquent un facteur 10 d’efficacité énergétique en TinyML par rapport aux microcontrôleurs traditionnels, le ColibryNPU attaque le problème par l’architecture mémoire (Near-Memory Computing) plutôt que par l’ajout d’un accélérateur classique. Deux philosophies, un même objectif : faire tourner l’inférence là où l’énergie est rare.

Ce foisonnement — ColibryNPU côté RISC‑V, Alif côté Arm, sans oublier les FPGA d’Efinix et d’Altera qui se repositionnent sur l’inférence — dessine un marché de l’edge AI où le choix du cœur CPU devient secondaire face à celui de l’unité de calcul et de la hiérarchie mémoire. C’est précisément là que la modularité de RISC‑V devient un atout : un cœur ouvert peut être intégré à côté d’un accélérateur propriétaire sans négocier de licence d’architecture.

Au-delà des MCU : serveurs, automobile et souveraineté

Si les microcontrôleurs constituent le terreau de RISC‑V, 2026 marque aussi la montée en gamme vers les segments lourds.

Serveurs et data centers. La levée de SiFive n’est pas un cas isolé : Tenstorrent, avec ses cœurs Ascalon-X signés Jim Keller, attaque ARM Neoverse sur le serveur haute performance, tandis que l’European Processor Initiative a mis sous tension Rhea, premier CPU serveur européen à atteindre le silicium source. La rumeur d’une acquisition de Tenstorrent par Qualcomm (10 à 14 milliards de dollars, juin 2026) — non confirmée à ce jour — illustre l’intérêt stratégique des grands acteurs pour les cœurs RISC‑V haute performance.

Automobile. Infineon a engagé l’open ISA pour sa prochaine génération de microcontrôleurs véhicule, un signal fort : l’automobile est le segment où les exigences de qualification (AEC-Q100, ISO 26262) sont les plus dures, et où l’adoption d’une architecture ouverte valide sa maturité industrielle source.

Souveraineté. Côté chinois, l’écosystème Xiangshan et Ruyi OS — premier OS natif supportant RVA23 — transforment RISC‑V en infrastructure de souveraineté, à l’heure où les restrictions d’exportation pèsent sur l’accès aux architectures propriétaires. Côté européen, Rhea et les initiatives autour de l’EPI participent de la même logique.

Extension vectorielle et IA. La Vector-Matrix Extension (VME), en finalisation, vise une performance par watt en inférence edge comparable aux extensions propriétaires Apple AMX et ARM SME source. C’est la brique qui manquait pour que RISC‑V ne soit pas seulement « ouvert », mais compétitif sur les charges IA.

Ce que ça change (vraiment) dans vos conceptions

Derrière les annonces, quelques conséquences concrètes pour l’ingénieur :

1. Le choix d’un cœur ne suffit plus. La valeur se déplace vers l’unité de calcul (NPU, vecteurs, SIMD) et la hiérarchie mémoire. Un ColibryNPU à 22,2 µJ/inférence ou un ESP32-P4 avec MIPI CSI/DSI ne se comparent pas sur le seul MHz.
2. La connectivité est devenue le discriminant. Wi‑Fi 6, Wi‑Fi 6E tri-bande, 802.15.4, Ethernet Gigabit : la carte Espressif 2026 impose de choisir la radio avant le cœur.
3. La maturité logicielle reste le point faible. RVA23 et Ruyi OS réduisent la fragmentation, mais les chaînes d’outils et les BSP ne sont pas encore au niveau d’ARM. Prévoyez du temps de portage.
4. L’automobile et le serveur tirent la filière. L’engagement d’Infineon et les cœurs de Tenstorrent valident RISC‑V sur les segments à haute qualification — ce qui rejaillit sur la confiance accordée aux MCU.
5. Le prix reste un combat. En très gros volumes, les Cortex‑M restent difficiles à déloger ; RISC‑V gagne d’abord là où la personnalisation et l’intégration priment.

Sources

• RISC-V en 2026 : 25 % du marché face à x86 et ARM — AESTECHNO
• RISC-V 2026: How Open Chip Architecture Is Disrupting ARM and Intel — Programming Helper
• RISC-V 2026 — Internet Pros
• RISC-V Targets Data Centers, Edge AI, Space — EE Times
• RISC-V adoption in 2026 — Ultra Updates
• SiFive’s $400M Round Signals a RISC-V Moment in AI Data Centers — Forbes
• ASYGN révolutionne l’IA embarquée ultra basse consommation avec son microcontrôleur ColibryNPU — EIN Presswire
• ARM vs RISC-V : la bataille pour l’avenir des processeurs — PixelBurn
• NVIDIA GTC 2026 keynote — Creati.ai
• Google I/O 2026 : l’ère de l’IA agentive — Axopen
• JEDEC SiC Guidelines Boost Reliability in Power Electronics — eeNews Europe
• Emballage SiC : guide complet — Hitop Tech

Article recherché et rédigé automatiquement · Magazine Electrosens