ElectroTech · 20 September 2026

RISC-V 2026 : l’architecture ouverte est devenue infrastructure, entre IA agentive et MCU ultra-efficaces

Alors que la fondation RISC-V International revendique plus de 4 600 membres et que le cap des 25 milliards de cœurs expédiés cumulés a été franchi en janvier 2026, l’écosystème des microcontrôleurs RISC-V connaît une accélération sans précédent. Entre nouveaux SoC d’Espressif, premiers CPU serveur européens, intégration chez Google, NVIDIA et Meta, et l’émergence de champions de l’efficacité énergétique comme le ColibryNPU, l’architecture ouverte semble enfin sortir de l’ombre des Cortex‑M. La levée de fonds record de SiFive en avril 2026 — 400 millions de dollars, avec NVIDIA au capital — confirme que RISC-V s’impose désormais jusque dans les centres de données IA. Mais la maturité logicielle et la fragmentation des extensions, bien qu’en voie de résolution, restent des obstacles à une adoption massive dans certains segments.

2026, l’année où RISC-V est devenu infrastructure

Le 5 février 2026, lors du FOSDEM 2026 à Bruxelles, Afonso Oliveira présentait une session intitulée « RISC-V hardware is here, what about software ». Cette intervention résumait à elle seule le sentiment général : le matériel RISC-V est désormais une réalité tangible, mais l’écosystème logiciel doit encore rattraper son retard. La fondation RISC-V International, créée en 2015, compte aujourd’hui plus de 4 600 membres (contre 4 000 en 2025), parmi lesquels Google, Intel, Qualcomm, Samsung, IBM et Espressif source.

Les chiffres donnent le vertige. En janvier 2026, RISC-V International annonçait que le nombre cumulé de cœurs RISC-V expédiés dans le monde avait dépassé les 25 milliards — plus que tous les processeurs qu’Apple a jamais conçus source. Quelques semaines plus tard, l’European Processor Initiative mettait sous tension Rhea, le premier CPU serveur conçu en Europe à atteindre le silicium, bâti autour de RISC-V. Google a confirmé que son dernier modem Pixel, NVIDIA a révélé que ses contrôleurs de gestion GPU, et Meta son accélérateur IA MTIA-2 exécutent tous des cœurs firmware RISC-V source. Après deux décennies de débats sur la capacité d’un jeu d’instructions ouvert à concurrencer x86 et ARM, 2026 est l’année où RISC-V a cessé d’être une curiosité de laboratoire pour devenir une infrastructure — déplaçant silencieusement les architectures propriétaires, charge de travail après charge de travail.

Cette année 2026 est marquée par une série d’annonces qui confirment l’entrée de RISC-V dans une phase industrielle. Espressif a dévoilé le 26 mars 2026 son nouveau SoC ESP32-S31, un dual‑core RISC-V à 320 MHz doté de Wi‑Fi 6, Bluetooth 5.4 et Ethernet Gigabit. Quelques mois plus tard, en juin 2026, des rumeurs insistantes font état d’une possible acquisition de Tenstorrent par Qualcomm pour un montant de 10 à 14 milliards de dollars, dans le but de contester la domination de NVIDIA dans l’IA. Parallèlement, Arteris et MIPS ont annoncé un partenariat pour accélérer le développement de plateformes d’IA physique. Enfin, la start-up grenobloise ASYGN a présenté le 9 juillet 2026 le ColibryNPU, un microcontrôleur RISC-V ultra‑basse consommation dédié à l’IA embarquée, avec une consommation record de 22,2 µJ par inférence sur le benchmark MLPerf Tiny v1.4 source. Autant de signaux qui indiquent que RISC-V n’est plus une alternative théorique, mais bien une option crédible face aux architectures propriétaires.

L’analyse comparative ARM vs RISC-V publiée par PixelBurn en 2026 souligne d’ailleurs que l’architecture ouverte, lancée à Berkeley en 2010, séduit par sa gratuité et sa flexibilité totale, là où le modèle de licence ARM freine les start-ups et les fabricants indépendants source. Cette dynamique se vérifie dans les faits : alors qu’ARM domine toujours le mobile et s’étend aux serveurs avec les puces Apple M1 à M4, RISC-V grignote méthodiquement les segments où la personnalisation et le coût priment.

SiFive lève 400 M$ : le signal fort de l’IA agentive

Le 9 avril 2026, SiFive — le plus ancien et le plus important fournisseur de propriété intellectuelle RISC-V — a annoncé la clôture d’un tour de financement de série G de 400 millions de dollars, sursouscrit, valorisant l’entreprise à 3,65 milliards de dollars. Le tour a été mené par Atreides Management, avec la participation d’Apollo Global Management, de NVIDIA, de Point72 Turion et de T. Rowe Price Investment Management, aux côtés des investisseurs historiques Prosperity7 Ventures et Sutter Hill Ventures source.

Au-delà du simple signal financier, cette levée indique où se dirige l’infrastructure IA. Alors que les GPU ont dominé la conversation depuis des années — l’entraînement et l’inférence de modèles à grande échelle étant des charges parallèles par nature, et l’écosystème CUDA de NVIDIA s’étant imposé comme standard de fait — l’évolution vers des modèles agentiques (capables de raisonnement multi-étapes, d’utilisation d’outils et d’exécution autonome de tâches) remet le CPU au premier plan. La gestion d’état, le routage des décisions, l’ordonnancement des sous-tâches et l’orchestration entre accélérateurs spécialisés sont précisément des opérations de plan de contrôle que les CPU gèrent bien, et pour lesquelles les GPU n’ont jamais été conçus. Les architectures CPU héritées comme x86 portent des décennies de complexité de conception accumulée, non optimisée à l’origine pour les exigences modernes de performance-par-watt à l’ère de l’IA. Cette réalité ouvre la porte à des alternatives plus légères — et RISC-V, par sa nature ouverte et personnalisable, en est la principale bénéficiaire. La participation de NVIDIA à ce tour de table est particulièrement remarquable : le géant des GPU investit dans l’architecture ouverte qui pourrait, à terme, concurrencer ses propres cœurs Arm dans les centres de données.

Le discours d’ouverture du GTC 2026 de NVIDIA, en mars, a d’ailleurs confirmé l’importance stratégique de l’IA agentive et des robots, domaines où les CPU RISC-V trouvent naturellement leur place pour l’orchestration et le contrôle source. De même, Google I/O 2026 a mis l’accent sur l’ère de l’IA agentive, renforçant la thèse d’un besoin croissant en CPU efficaces et personnalisables source.

Pourtant, le chemin vers une adoption massive reste semé d’embûches. La modularité même de RISC-V, avec plus de 70 extensions disponibles, a longtemps fragmenté l’écosystème et compliqué la portabilité logicielle. Mais en 2026, des profils standardisés (RVA, RVB, RVM) commencent à être adoptés par l’industrie, réduisant significativement ce problème source. Les outils de développement, bien qu’en progrès, ne sont pas encore au niveau de maturité des chaînes ARM. Et les prix des puces RISC-V, pour l’instant, peinent à concurrencer les Cortex‑M en très gros volumes.

ESP32-S31 et ESP32-P4 : Les fers de lance de l’IoT RISC-V en 2026

Espressif Systems, déjà connu pour ses ESP8266 et ESP32 sous architecture Tensilica Xtensa, a opéré un virage stratégique vers RISC-V dès 2021 avec l’ESP32-C3. En 2026, deux SoC incarnent cette transition : l’ESP32-P4, annoncé début 2023 mais toujours d’actualité, et le tout nouveau ESP32-S31, dévoilé le 26 mars 2026.

ESP32-P4 : le processeur d’edge computing sans fil

L’ESP32-P4 est un SoC double cœur RISC-V 32 bits cadencé à 400 MHz pour les cœurs haute performance (HP-Cores), accompagné d’un troisième cœur basse consommation à 40 MHz (LP-Core). Il embarque des extensions dédiées à l’IA (vecteurs, multiplication matricielle) et une unité de calcul en virgule flottante (FPU). Ses interfaces incluent MIPI CSI (caméra) et DSI (affichage), USB OTG 2.0, Ethernet, SDIO Host 3.0, et plus de 50 GPIO. Jusqu’à 32 Mo de PSRAM sont supportés, avec un encodeur H.264 matériel. Ce SoC cible explicitement les applications d’edge computing, d’interfaces homme‑machine (HMI) et d’IA embarquée, mais il ne propose aucune connectivité sans fil intégrée – un choix délibéré pour se concentrer sur la puissance de calcul.

ESP32-S31 : le connecteur universel

L’ESP32-S31, quant à lui, est un SoC dual‑core RISC-V à 320 MHz, doté d’une MMU, d’une unité SIMD 128 bits, de 512 Ko de SRAM, et supportant la PSRAM DDR à 250 MHz. Côté connectivité, il offre le Wi‑Fi 6 (802.11ax), le Bluetooth 5.4, l’IEEE 802.15.4 (Thread/Zigbee), et surtout un port Ethernet 1000 Mbps. Ce positionnement en fait un candidat idéal pour l’IoT industriel, les passerelles domestiques et les applications nécessitant à la fois une connectivité sans fil moderne et une interface filaire haut débit. Aucun benchmark (CoreMark, EEMBC) n’a été publié par Espressif dans le communiqué officiel, mais les spécifications techniques suggèrent des performances nettement supérieures à celles de l’ESP32 classique (Xtensa dual‑core 240 MHz).

Ces deux SoC illustrent la stratégie d’Espressif : couvrir le spectre de l’embarqué, de l’IoT connecté à l’edge computing, en utilisant RISC-V comme colonne vertébrale. L’ESP32-P4, bien qu’annoncé il y a trois ans, reste pertinent en 2026 grâce à ses capacités IA et ses interfaces MIPI, tandis que l’ESP32-S31 apporte une connectivité de pointe qui manquait à la gamme.

ColibryNPU : le champion de l’efficacité énergétique pour l’IA embarquée

Le 9 juillet 2026, la start-up grenobloise ASYGN a dévoilé son microcontrôleur ColibryNPU, un composant 32 bits RISC-V doté d’un accélérateur neuronal et d’une architecture « Near-Memory Computing ». Avec une consommation record de seulement 22,2 µJ par inférence sur le benchmark MLPerf Tiny v1.4 (test Visual Wake Words – détection d’humains dans une image), il se positionne comme la solution la plus économe en énergie du marché pour l’IA embarquée source. Concrètement, à raison d’une inférence par seconde, un système intégrant le ColibryNPU peut fonctionner pendant plus de 3 ans sur une simple pile bouton CR2032 de 220 mAh.

Le ColibryNPU intègre 8 macro-blocs dédiés capables d’effectuer jusqu’à 2 opérations MAC (multiply-accumulate) par cycle, permettant un traitement vidéo en temps réel sous 1 milliwatt. Il cible les applications TinyML et frugales : capteurs autonomes, objets connectés en environnement contraint, dispositifs portés sur soi, médical, jouets. Son architecture hybride combine un cœur RISC-V généraliste et un NPU dédié, avec une mémoire et des blocs de calcul étroitement connectés pour minimiser les mouvements de données et la consommation.

Ce microcontrôleur apporte une réponse concrète au manque de benchmarks standardisés souvent reproché à RISC-V : ses résultats MLPerf Tiny sont publics et vérifiables, ce qui en fait un cas d’école pour démontrer la maturité de l’architecture dans le domaine de l’IA embarquée. ASYGN, qui avait déjà remporté un « Coup de cœur du jury » aux Assises de l’embarqué en janvier 2026 pour son ColibryIoT, confirme avec le ColibryNPU sa position de champion français de l’ultra-basse consommation.

Benchmarks et performances : ce que les chiffres (ne) disent pas

L’un des points les plus frustrants pour les ingénieurs en 2026 est le manque criant de benchmarks standardisés pour les microcontrôleurs RISC-V. Alors que les Cortex‑M d’ARM sont régulièrement évalués via CoreMark ou les suites EEMBC, les puces RISC-V embarquées récentes – ESP32-S31, ESP32-P4 – n’ont fait l’objet d’aucune publication officielle de scores comparatifs. Cette opacité entretient un flou préjudiciable à l’adoption dans les secteurs industriels où la traçabilité des performances est exigée.

Le ColibryNPU d’ASYGN fait figure d’exception vertueuse avec ses résultats MLPerf Tiny publics. Mais ce cas isolé ne suffit pas à établir une culture du benchmark dans l’écosystème. Les initiatives de standardisation des profils (RVA, RVB, RVM) devraient à terme faciliter la comparaison, mais les fabricants restent discrets sur les chiffres bruts, préférant mettre en avant des cas d’usage concrets.

Cette situation rappelle les débuts d’ARM dans les années 1990, où la méfiance des ingénieurs envers une architecture non éprouvée ne s’est dissipée qu’avec la multiplication des références de marché. RISC-V devra passer par ce même chemin de maturation, et les annonces de 2026 – SiFive, Espressif, ASYGN, European Processor Initiative – constituent les premières pierres d’un édifice qui pourrait bien redessiner la carte mondiale des architectures processeur d’ici 2030.

Sources

• RISC-V Adoption in 2026: How AI, Automotive Giants, and China Are Reshaping Chip Architecture
• RISC-V Open Source CPU Architecture 2026
• SiFive’s $400M Round Signals a RISC-V Moment in AI Data Centers
• ASYGN Révolutionne l’IA embarquée ultra-basse consommation avec son microcontrôleur ColibryNPU
• RISC-V 2026: Open Chip Architecture Disrupting Arm, Intel – Third Pillar of Computing
• ARM vs RISC-V : Quelle architecture dominera le futur des processeurs ?
• Discours d’ouverture NVIDIA GTC 2026 : jeux IA, IA agentive, robots
• Google I/O 2026 : l’ère de l’IA agentive ?
• RISC-V s’impose comme le troisième pilier de l’industrie

Article recherché et rédigé automatiquement · Magazine Electrosens