ElectroTech · 29 October 2026

MRAM 5 nm : Samsung franchit une première mondiale, mais le silicium commercial reste un horizon

Le 13 juin 2026, à Hawaï, Samsung a présenté la première cellule MRAM gravée en 5 nm. Une annonce qui, au-delà du simple exploit de gravure, pourrait redéfinir l’équilibre entre mémoire et calcul dans les SoC d’IA embarquée. Mais entre un tape-out et un produit commercialisable, il y a un fossé que les faits les plus récents rappellent avec brutalité. Décryptage d’une avancée technique majeure, de ses promesses et des obstacles qui restent à franchir.

Hawaï, 13 juin 2026 : Samsung sort la première cellule MRAM en 5 nm

C’est une scène familière aux habitués des grands rendez-vous de la microélectronique : une salle de conférence climatisée, des ingénieurs venus du monde entier, et une présentation technique qui, sur le papier, ne paie pas de mine. Mais le samedi 13 juin 2026, au IEEE VLSI Symposium de Hawaï, la présentation de l’équipe de Samsung Electronics dirigée par Song Jai-hyuk, CTO du groupe, a eu un écho particulier. L’entreprise y dévoilait la première cellule MRAM (Magneto-resistive Random Access Memory) gravée en 5 nm — une « première mondiale » qui place le géant coréen en tête de la course aux mémoires dites « dream memory », ces technologies non volatiles qui ambitionnent de remplacer à la fois la SRAM des caches et la flash du stockage embarqué.

L’annonce, rapportée par le Seoul Economic Daily le 12 juin 2026, est doublement symbolique. D’abord parce qu’elle intervient à peine quatre mois après la présentation du nœud 8 nm à l’ISSCC de février 2026. Ensuite parce qu’elle confirme une stratégie industrielle claire : Samsung ne se contente plus d’aligner les records de densité, il veut imposer la MRAM comme une technologie de rupture pour l’IA sur appareil, l’automobile et l’Internet des objets. Le VLSI Symposium, rendez-vous académique de référence, sert ici de tribune pour valider scientifiquement une avancée que l’entreprise compte bien transformer en production de masse d’ici 2027.

Pour les concepteurs, l’enjeu dépasse la simple fiche technique. La MRAM 5 nm n’est pas une évolution incrémentale : elle combine une densité record, une endurance inédite et une compatibilité avec les flux de conception des SoC avancés. Autrement dit, elle pourrait bien devenir le chaînon manquant entre la mémoire embarquée classique et le calcul en mémoire (in-memory computing) que l’industrie attend pour faire tourner des modèles d’IA locaux sans dépendre du cloud.

De la 28 nm à la 5 nm : la lente conquête de l’échelle

Pour mesurer le chemin parcouru, il faut revenir aux origines. Samsung a lancé la production de masse de sa première MRAM en 28 nm en 2018. À l’époque, la technologie était encore confidentielle, réservée à des applications de niche comme les cartes à puce ou certains microcontrôleurs sécurisés. Le passage au 14 nm en 2024 a marqué un premier tournant : la densité a bondi, la vitesse d’écriture s’est améliorée, et l’automobile a commencé à s’y intéresser sérieusement.

Puis, en février 2026, Samsung a dévoilé le nœud 8 nm à l’ISSCC. Les chiffres avancés alors — une augmentation de 62,5 % de la vitesse d’écriture par rapport au 14 nm et une densité de stockage de 19,94 Mbit/mm² — ont impressionné, même si ces données proviennent d’une source secondaire et n’ont pas été officiellement confirmées. Quatre mois plus tard, le 5 nm est présenté. Ce n’est pas une simple réduction d’échelle : c’est un saut qualitatif.

Pourquoi ? Parce que la MRAM repose sur une jonction tunnel magnétique (MTJ), un empilement de couches magnétiques dont la résistance varie selon l’orientation de l’aimantation. Réduire la gravure signifie réduire la taille de cette jonction, ce qui augmente les fuites de courant et dégrade la stabilité thermique. Chaque nœud a donc exigé des innovations dans les matériaux, l’architecture de la cellule et les procédés de fabrication. Le passage au 5 nm, avec des transistors FinFET (ou peut-être GAA, mais l’information n’est pas confirmée), repousse ces limites bien plus loin que ce que la simple loi de Moore laissait espérer.

Le tableau ci-dessous résume la trajectoire des nœuds MRAM de Samsung :

Un détail mérite d’être souligné, car il éclaire la dynamique concurrentielle : selon le Seoul Economic Daily, TSMC a développé une MRAM en 12 nm l’an dernier, puis a sauté le nœud 8 nm pour attaquer directement le 5 nm afin de rattraper Samsung. La course est donc bien engagée, et l’avance coréenne n’a rien d’acquis.

Le défi technique : dompter les fuites de courant à 150 °C

La principale difficulté que Samsung a dû surmonter pour le nœud 5 nm est la fuite de courant (leakage current) dans la jonction tunnel magnétique. À mesure que la cellule rétrécit, la barrière tunnel — une fine couche d’oxyde de magnésium (MgO) — devient plus difficile à contrôler. Les électrons finissent par passer à travers, ce qui dégrade la fiabilité de la cellule et sa capacité à conserver l’information.

Samsung affirme avoir résolu ce problème, et les chiffres avancés sont éloquents : la cellule 5 nm fonctionne de -40 °C à +150 °C, une plage de température qui couvre les exigences les plus sévères de l’automobile. Mieux, elle répond à la norme AEC-Q100, le standard de qualification des composants électroniques pour véhicules. C’est un signal fort : Samsung ne vise pas seulement le marché des smartphones ou des objets connectés, mais bien celui des calculateurs automobiles, où la fiabilité est non négociable. La firme insiste d’ailleurs explicitement sur ce point : c’est « en surmontant des défis clés tels que le courant de fuite » qu’elle parvient à une MRAM 5 nm conforme à l’AEC-Q100.

Ce n’est pas un détail. Dans un véhicule, les composants électroniques sont soumis à des variations thermiques extrêmes, des vibrations et des cycles d’alimentation imprévisibles. Une mémoire qui tient à 150 °C sans perdre ses données est un Graal pour les architectes de systèmes ADAS (aide à la conduite) ou de calculateurs de bord. La MRAM 5 nm, avec sa non-volatilité, permet en outre une extinction instantanée des modules — un atout majeur pour réduire la consommation en veille, là où la DRAM doit être constamment rafraîchie.

Reste que la tenue en température n’est qu’un aspect. Les ingénieurs attendent du papier VLSI complet des données précises sur la rétention à 85 °C (la température de référence pour les applications grand public), l’endurance en cycles d’écriture et la latence. Ces chiffres, cruciaux pour dimensionner les futurs SoC, n’ont pas encore été rendus publics dans les sources disponibles.

STT, SOT, MTJ : ce que la fiche technique ne dit pas encore

L’annonce de Samsung est riche en promesses, mais elle laisse aussi des zones d’ombre. La première concerne l’architecture de la cellule : s’agit-il d’une STT-MRAM (Spin-Transfer Torque) classique ou d’une SOT-MRAM (Spin-Orbit Torque) plus exotique ? Les sources disponibles mentionnent « MRAM » et « MTJ », mais ne précisent pas la variante. La STT est la technologie dominante, mature et industrialisée ; la SOT, plus rapide et plus endurante, reste au stade de la recherche. Si Samsung a opté pour la SOT, l’annonce serait encore plus significative — mais rien ne permet de l’affirmer.

Deuxième inconnue : les matériaux de l’empilement magnétique. Les MTJ modernes utilisent des couches de CoFeB/MgO, mais les nœuds avancés pourraient nécessiter des alliages plus complexes ou des couches de métaux lourds pour améliorer l’efficacité de la commutation. Là encore, le papier VLSI devrait apporter des précisions.

Troisième point : le type de transistor. Le nœud 5 nm de Samsung est historiquement associé aux FinFET, mais l’entreprise a commencé à introduire des transistors GAA (Gate-All-Around) sur ses nœuds les plus avancés. Si la cellule MRAM utilise des GAA, cela changerait la donne en termes de courant de commande et de consommation. Mais aucune source ne le confirme.

Enfin, les données chiffrées manquent cruellement. Latence de lecture et d’écriture en nanosecondes, endurance en cycles, densité en Mb/mm² : tout cela reste à publier. Les seuls chiffres disponibles concernent le nœud 8 nm (19,94 Mbit/mm², +62,5 % de vitesse d’écriture), et ils proviennent d’une source unique non recoupée. Les ingénieurs devront donc attendre la publication complète du papier VLSI pour évaluer sérieusement la technologie.

L’IA embarquée change de paradigme : le calcul en mémoire (in-memory computing)

C’est ici que la MRAM 5 nm prend tout son sens. L’IA sur appareil (on-device AI) souffre d’un goulot d’étranglement fondamental : le transfert de données entre la mémoire et le processeur. Chaque opération d’inférence nécessite de charger des poids et des activations depuis la mémoire, ce qui consomme de l’énergie et du temps. Le calcul en mémoire (in-memory computing) vise à effectuer les opérations directement dans la matrice mémoire, en exploitant les lois physiques (comme la loi d’Ohm) pour réaliser des multiplications vectorielles.

Samsung a déjà démontré le potentiel de cette approche. En 2022, son institut de recherche SAIT (Samsung Advanced Institute of Technology) a publié dans la revue Nature une étude montrant un réseau crossbar MRAM capable d’atteindre 98 % de précision sur des tâches de reconnaissance d’images. C’était une première mondiale, et elle a ouvert la voie à des architectures où la mémoire n’est plus un simple entrepôt de données, mais un véritable coprocesseur de calcul.

La MRAM 5 nm rend cette approche plus crédible. Sa densité accrue permet d’embarquer des matrices de poids plus grandes dans un espace réduit ; sa non-volatilité élimine le besoin de rafraîchir les données ; et son endurance (10^10 à 10^14 cycles d’écriture, selon les données génériques de la technologie) autorise des mises à jour fréquentes des modèles, ce que la NAND flash ne permet pas (10^3 à 10^5 cycles).

Pour les workloads d’inférence locale — reconnaissance vocale, vision par ordinateur, assistants personnels —, la promesse est séduisante : des modèles qui tournent en quelques milliwatts, sans connexion cloud, avec une latence réduite et une confidentialité préservée. Des techniques comme TurboQuant de Google (présenté à l’ICLR 2026), qui compresse le cache KV à 3 bits sans perte de précision, pourraient se combiner avec la MRAM pour créer des systèmes d’IA embarquée d’un nouveau genre.

Du laboratoire au produit : le rappel à la réalité de 2026

Il faut toutefois résister à l’emballement. Les faits les plus récents rappellent que la MRAM et le calcul en mémoire restent, à ce stade, des technologies de laboratoire et de prototype précoce — pas des produits achetables.

Le cas le plus instructif est celui de SemiFive et ICYTech, qui ont réalisé en mai 2026 le tape-out d’un eMRAM (embedded MRAM) en 8 nm. Un tape-out, c’est-à-dire l’envoi du dessin de masques en fonderie, est souvent présenté comme une étape décisive. Mais la réalité est plus rude : selon les informations disponibles, la puce n’avait toujours pas été livrée en silicium retourné en août 2026. Autrement dit, le tape-out n’est ni un silicium fonctionnel, ni a fortiori un produit commercialisé. C’est une distinction que les communiqués de presse ont tendance à gommer, et que les concepteurs doivent garder en tête — un travers que l’on retrouve dans d’autres dossiers du magazine, comme le tape-out du GPU Zeus de Bolt Graphics en 12 nm, où le silicium de test ne préjuge en rien d’un produit fini.

Plus encourageant en revanche : de nouvelles puces de test académiques, publiées dans l’IEEE Journal of Solid-State Circuits (JSSC) en 2026, ont livré les premiers chiffres réels d’efficacité énergétique pour le calcul en mémoire MRAM — jusqu’à 492,8 TOPS/W. C’est un ordre de grandeur spectaculaire, qui donne la mesure du potentiel de l’approche. Mais il s’agit de silicium de laboratoire, avec des structures de test optimisées, et non du produit SemiFive. La prudence s’impose donc : ces chiffres valident une direction scientifique, ils ne prédisent pas une disponibilité commerciale.

La conclusion des analystes est sans ambiguïté : un déploiement grand public dans les smartphones ou les PC est improbable avant 2029-2031, soit un horizon de trois à cinq ans et plus. Samsung, de son côté, vise une maîtrise de la technologie de production de masse du 5 nm « d’ici l’année prochaine » (2027) via un développement complet de puce — un calendrier ambitieux, mais qui ne concerne que la maturité industrielle, pas la mise en rayon.

Ce que cela change pour l’embarqué, l’automobile et les makers

Pour le lecteur du magazine, la question n’est pas de savoir si la MRAM 5 nm remplacera la DRAM demain, mais ce qu’elle déplace dès aujourd’hui dans les choix de conception.

Pour l’automobile, c’est le terrain le plus mûr. Une mémoire non volatile, tolérante de -40 °C à +150 °C et conforme AEC-Q100, adresse directement les besoins des calculateurs zonaux et des modules ADAS : démarrage instantané, réduction de la consommation en veille, résistance aux coupures d’alimentation. On retrouve la même logique de fiabilité que dans les architectures redondantes des plateformes robotaxi — un domaine où chaque composant doit justifier sa tenue en environnement sévère.

Pour l’embarqué et l’IoT, la MRAM est un candidat sérieux au remplacement de la flash pour le code et les données de calibration, avec une endurance sans commune mesure. Mais tant que les nœuds 5 nm ne sont pas en production de masse, les concepteurs resteront sur les générations 14/8 nm, déjà disponibles ou en cours de qualification.

Pour les makers et les bureaux d’études, la leçon est méthodologique : distinguer systématiquement « démonstration de cellule », « tape-out », « silicium retourné » et « produit qualifié ». Les annonces MRAM, comme celles des nœuds avancés ou des nouvelles normes sans fil (Wi-Fi 8, Bluetooth 6.0), suivent toutes la même courbe : un pic médiatique bien avant la disponibilité réelle. La MRAM 5 nm est une étape scientifique majeure ; elle n’est pas encore un choix de nomenclature.

Sources

• Samsung Achieves World-First 5nm MRAM Cell in Dream Memory Race — Seoul Economic Daily, 12 juin 2026
• Samsung Unveils World’s First 5nm MRAM at IEEE VLSI Symposium — PC Central
• IEEE VLSI Symposium 2026, Hawaï — présentation de l’équipe de Song Jai-hyuk (CTO, Samsung Electronics)
• IEEE Journal of Solid-State Circuits (JSSC), 2026 — puces de test de calcul en mémoire MRAM (492,8 TOPS/W)
• Samsung Advanced Institute of Technology (SAIT), étude publiée dans Nature, 2022 — crossbar MRAM pour la reconnaissance d’images (98 % de précision)
• Dossier du magazine : « Bolt Graphics tape-out son GPU Zeus en 12 nm » (avril 2026) — distinction tape-out / silicium fonctionnel
• Dossier du magazine : « Tesla fait descendre l’électronique du Cybercab dans la Model 3 » — exigences de fiabilité des plateformes automobiles

Article recherché et rédigé automatiquement · Magazine Electrosens