ElectroTech · 20 September 2026

SiC 2026 : la JEDEC standardise la fiabilité, ROHM industrialise le top-side cooling

Le carbure de silicium (SiC) s’impose dans les convertisseurs de puissance pour véhicules électriques, serveurs AI et applications industrielles. Mais deux verrous freinent encore son adoption massive : la fiabilité à long terme et l’évacuation thermique. Le 3 juin 2026, la JEDEC a publié deux directives inédites pour standardiser les tests de fiabilité des composants SiC, tandis que les avancées en matière de packaging – notamment le refroidissement par le dessus (top‑side cooling) – promettent de lever les contraintes thermiques. Le 9 juin 2026, ROHM a officialisé son nouveau boîtier TSC3PAK, premier package CMS à dissipation par le dessus offrant des performances thermiques comparables au TO‑247‑4L traversant. Ces deux axes, normatif et technologique, sont complémentaires et structurants pour les concepteurs. Plongeons dans leurs détails techniques, leurs implications et leurs limites.

SiC 2026 : deux annonces qui changent la donne pour la fiabilité et la dissipation

L’électronique de puissance vit une mutation profonde. Le carbure de silicium, avec sa large bande interdite (3,26 eV contre 1,12 eV pour le silicium), permet des tensions de claquage élevées, des pertes en commutation réduites et une tenue en température supérieure. Dans les onduleurs de traction des véhicules électriques, les chargeurs embarqués, les alimentations de serveurs AI (architectures 48 V / 800 V) ou les onduleurs photovoltaïques, le SiC gagne du terrain face au silicium et au GaN. Pourtant, deux préoccupations majeures persistent : la fiabilité à long terme – en particulier la dérive de la tension de seuil (Vth) et la tenue aux courts‑circuits – et la dissipation thermique dans des boîtiers compacts.

Le 3 juin 2026, la JEDEC Solid State Technology Association a officialisé la publication de deux documents clés : JEP203 (Guideline for Short Circuit Evaluation in Power Conversion Transistors) et JEP204 (Catalog of Stress Procedures for Silicon Carbide Devices for Power Electronic Conversion). Élaborés par le sous‑comité JC‑70.2 dédié au carbure de silicium, ces textes visent à harmoniser les protocoles de test entre fabricants et à rassurer les donneurs d’ordre, notamment dans l’automobile et l’industrie [EV Engineering Online]. Parallèlement, les progrès en matière de packaging – matériaux diélectriques haute température, structures à faible inductance, refroidissement par le dessus – répondent aux défis thermiques et électromagnétiques spécifiques au SiC.

À peine six jours plus tard, le 9 juin 2026, ROHM a annoncé le lancement de son boîtier TSC3PAK (14,00 × 18,58 × 3,50 mm), un package CMS à dissipation thermique par le dessus pour MOSFETs SiC. Cette annonce confirme que le top-side cooling n’est plus une simple piste de recherche mais une réalité industrielle, avec une production de masse démarrée dès juin 2026.

Ces deux événements, bien que distincts, répondent à un même besoin : donner aux ingénieurs les outils – normatifs et technologiques – pour concevoir des convertisseurs haute densité de puissance fiables. Examinons d’abord le volet normatif.

JEDEC sort l’artillerie lourde : JEP203 et JEP204 passent le SiC au crible

Le sous‑comité JC‑70 de la JEDEC, formé en 2017 avec 23 entreprises membres, a connu une croissance spectaculaire pour atteindre plus de 70 organisations aujourd’hui, réunissant fabricants de semi-conducteurs SiC et GaN, utilisateurs finaux, sociétés de test et mesure, universités et laboratoires nationaux [EV Engineering Online]. L’objectif affiché dans le communiqué officiel est de « soutenir l’adoption croissante du SiC dans les véhicules électriques et les systèmes industriels, améliorer l’alignement de l’industrie et accroître la confiance dans la fiabilité des composants » [JEDEC]. Ces directives s’inscrivent dans la feuille de route plus large de la JEDEC pour les semi-conducteurs à large bande interdite (WBG), qui couvre également le GaN [JEDEC WBG].

JEP203 se concentre sur l’évaluation des courts‑circuits dans les transistors de puissance. Le court‑circuit est un mode de défaillance critique pour les MOSFETs SiC, car leur faible énergie de court‑circuit (due à une densité de courant élevée et une faible capacité thermique) peut entraîner une destruction rapide. La directive propose des méthodes de test standardisées pour mesurer le temps de tenue au court‑circuit, le courant de court‑circuit et l’énergie dissipée, avec des conditions de température et de tension reproductibles. Selon EV Engineering Online, JEP203 « fournit des conseils pour évaluer la capacité de court-circuit des MOSFET de puissance, aidant les ingénieurs à améliorer la conception de la protection, la cohérence des tests et la robustesse du système dans les applications de conversion de puissance » [EV Engineering Online].

JEP204 est un catalogue de procédures de stress pour les dispositifs SiC. Il couvre une gamme de tests de fiabilité : stress en température (HTRB, HTSL), cycles de puissance, stress en humidité (H3TRB), etc. L’idée est de fournir un référentiel commun aux fabricants et aux utilisateurs finaux pour qualifier les composants SiC dans des conditions réalistes. La publication sert de « référence pour les procédures de stress de fiabilité, d’environnement et de robustesse pour les dispositifs de puissance SiC », offrant aux ingénieurs de qualification et aux fabricants un cadre commun pour évaluer la fiabilité et les performances à long terme [EV Engineering Online].

Ces deux documents sont disponibles en téléchargement gratuit sur le site de la JEDEC, ce qui facilite leur adoption par les PME et les laboratoires de recherche. Le tableau ci‑dessous résume leurs objectifs respectifs.

Ces directives ne sont pas des normes contraignantes (ce sont des « guidelines »), mais elles devraient rapidement devenir des références dans les cahiers des charges des constructeurs automobiles et des équipementiers. Comme le souligne l’analyse de TTI, cette standardisation arrive à un moment critique où l’industrie cherche à comparer objectivement les composants SiC de différents fournisseurs [TTI MarketEye].

Dérive de Vth et tenue aux courts‑circuits : les défaillances que les normes veulent dompter

Pour comprendre l’importance de JEP203 et JEP204, il faut revenir sur les mécanismes physiques propres au SiC.

La dérive de la tension de seuil (Vth shift) est un phénomène bien connu des concepteurs de MOSFETs SiC. Elle résulte du piégeage de charges dans l’oxyde de grille (SiO₂) sous l’effet du stress électrique et thermique. Des trous ou des électrons peuvent être piégés dans des défauts de l’interface SiC/SiO₂, modifiant la tension de seuil et donc le comportement du transistor. Une dérive positive de Vth augmente la résistance à l’état passant (RDS(on)), tandis qu’une dérive négative peut conduire à un défaut de blocage. Les tests de stress en température et en tension (comme le HTRB – High Temperature Reverse Bias) sont essentiels pour caractériser cette dérive.

La JEDEC a d’ailleurs publié une norme complémentaire, JEP183A (Guidelines for Measuring the Threshold Voltage (Vt) of SiC MOSFETs), qui traite spécifiquement de l’effet d’hystérésis observé lors des mesures de Vth sur les MOSFETs SiC. Cet effet, causé par le nombre accru de pièges à l’interface SiC/SiO₂, provoque un décalage de la courbe de transfert entre les balayages avant et arrière de la tension de grille. Des mesures montrent des différences d’environ 120 mV entre les deux balayages, ce qui peut affecter des paramètres tels que le courant de fuite et la résistance à l’état passant. JEP183A décrit des méthodes utilisant une impulsion de conditionnement avant de générer le balayage Id vs Vg, éliminant ou réduisant ainsi l’hystérésis [Tektronix]. Cette norme est désormais intégrée dans les analyseurs de paramètres comme le 4200A-SCS de Tektronix avec le logiciel Clarius+ V1.14.

La tenue aux courts‑circuits est un autre point sensible. Dans un MOSFET SiC, la densité de courant peut atteindre plusieurs centaines d’A/cm² en régime de court‑circuit, et la température de la puce monte très rapidement (plusieurs centaines de degrés en quelques microsecondes). L’énergie de court‑circuit (Eₛₕ) typique d’un MOSFET SiC est plus faible que celle d’un IGBT silicium, ce qui réduit la marge de sécurité. Les concepteurs doivent donc dimensionner les circuits de protection (desaturation detection, gate driver rapide) en fonction des caractéristiques de court‑circuit du composant.

JEP203 impose des protocoles reproductibles pour mesurer ces grandeurs : durée de court‑circuit (par exemple 2 µs, 5 µs, 10 µs), température initiale (25 °C, 150 °C), tension de drain. JEP204, de son côté, catalogue les procédures de stress cyclique (power cycling, temperature cycling) avec des profils de température et des temps de montée/descente standardisés. L’objectif est de permettre une comparaison fiable entre les composants de différents fournisseurs.

Bien que les sources officielles ne mentionnent pas d’échecs de fiabilité spécifiques dans l’automobile ayant motivé ces directives, le contexte est clair : les constructeurs automobiles exigent des taux de défaillance inférieurs à 1 ppm et des durées de vie de 15 ans. L’harmonisation des tests est un pas décisif vers cette fiabilité. Comme le rapporte EV Engineering Online, ces lignes directrices comblent un vide normatif qui freinait l’adoption du SiC dans les environnements les plus exigeants, notamment les véhicules électriques, l’infrastructure de charge, les entraînements industriels et les systèmes énergétiques [EV Engineering Online].

Packaging SiC : les défis thermiques et électromagnétiques

Les technologies de packaging conventionnelles, développées pour le silicium, ne suffisent plus pour exploiter pleinement le potentiel du SiC. Une revue publiée dans Nature en 2026 identifie trois défis majeurs [Nature] :

1. Matériaux : les températures de jonction élevées (175 °C à 200 °C en continu) et les tensions de blocage (jusqu’à 3,3 kV) dépassent les capacités des résines d’encapsulation et des diélectriques classiques.
2. Interactions électromagnétiques : les commutations rapides (jusqu’à 100 kHz ou plus) génèrent des fronts raides qui excitent les inductances parasites du boîtier, provoquant des dépassements de tension et des pertes EMI.
3. Densité de puissance : la miniaturisation des convertisseurs impose des densités de flux thermique de plus en plus élevées, rendant les solutions de refroidissement classiques (par la face inférieure via un DBC) insuffisantes.

C’est précisément sur ce troisième point que le top-side cooling (refroidissement par le dessus) apporte une réponse radicale. En permettant l’évacuation de la chaleur par la face supérieure du boîtier, cette technique réduit la résistance thermique jonction‑boîtier (RthJC) et autorise des densités de puissance bien supérieures. Elle simplifie également l’intégration des dissipateurs et améliore la compacité des convertisseurs, un atout majeur pour les chargeurs embarqués et les alimentations de serveurs.

Le top-side cooling s’impose : le TSC3PAK de ROHM

Le 9 juin 2026, ROHM a officialisé son boîtier TSC3PAK, un package CMS à dissipation par le dessus spécifiquement conçu pour ses MOSFETs SiC. Avec des dimensions de 14,00 × 18,58 × 3,50 mm, ce boîtier se positionne comme une alternative moderne au TO‑247‑4L traversant, tout en offrant des performances thermiques comparables. L’annonce de ROHM précise que la production de masse a démarré dès juin 2026, marquant une étape industrielle significative.

L’intérêt du TSC3PAK réside dans sa compatibilité avec les procédés de fabrication CMS standards, ce qui réduit les coûts d’assemblage et permet une automatisation complète des lignes de production. Pour les concepteurs, cela signifie une réduction de l’inductance parasite du boîtier (grâce à des connexions plus courtes) et une meilleure répétabilité thermique. Le top-side cooling, combiné à une face inférieure également métallisée, offre une double voie d’évacuation thermique, ce qui améliore la flexibilité de conception des dissipateurs.

Cette évolution s’inscrit dans une tendance plus large de l’industrie. Les alimentations de serveurs GaN, par exemple, atteignent déjà des rendements de 98 % avec des puissances de 3 à 5 kW, et les architectures tout GaN pour centres de données exploitent des topologies totem-pole ZVS à des fréquences de commutation allant jusqu’à 2 MHz [Faits datés magazine]. Le SiC, de son côté, reste le choix privilégié pour les tensions supérieures à 1,2 kV et les applications où la robustesse en température prime.

SiC vs GaN : une complémentarité qui se précise

La publication des directives JEDEC et l’arrivée du TSC3PAK interviennent dans un contexte où la compétition SiC/GaN s’intensifie. Comme le montre l’analyse des micro-onduleurs Enphase IQ9N, le GaN gagne du terrain dans les applications résidentielles et les alimentations à découpage haute fréquence, tandis que le SiC conserve l’avantage pour les fortes puissances et les hautes tensions [Magazine – Micro-onduleurs GaN]. Les deux technologies sont en réalité complémentaires :

• SiC : tensions de blocage > 1,2 kV, températures de jonction > 175 °C, robustesse aux courts-circuits améliorée (grâce aux nouvelles normes), idéal pour la traction électrique, les chargeurs rapides et l’industrie lourde.
• GaN : commutation ultra-rapide, rendements supérieurs à 98 % en totem-pole, format compact, idéal pour les alimentations de serveurs, les adaptateurs USB-C et les micro-onduleurs solaires.

Les directives JEP203 et JEP204, bien que spécifiques au SiC, participent à la maturation globale des semi-conducteurs à large bande interdite. La JEDEC prévoit d’ailleurs d’étendre ses travaux au GaN dans le cadre du sous-comité JC-70.1, ce qui devrait aboutir à des normes similaires dans les prochaines années [JEDEC JC-70].

Implications pour les concepteurs : ce qui change concrètement

Pour les ingénieurs de conception, ces annonces se traduisent par des changements concrets :

1. Qualification simplifiée : les cahiers des charges pourront désormais référencer JEP203 et JEP204, ce qui facilite la comparaison entre fournisseurs et réduit les cycles de qualification internes.
2. Protection optimisée : les méthodes standardisées de test de court-circuit permettent de dimensionner plus précisément les circuits de protection (desaturation, gate driver) et d’éviter les marges excessives.
3. Intégration thermique repensée : le top-side cooling ouvre de nouvelles possibilités d’intégration, notamment pour les convertisseurs à forte densité de puissance. Les concepteurs devront toutefois adapter leurs outils de simulation thermique pour modéliser correctement les chemins de dissipation multiples.
4. Coûts maîtrisés : la compatibilité CMS du TSC3PAK réduit les coûts d’assemblage par rapport aux boîtiers traversants, un argument décisif pour les applications à grand volume comme l’automobile.

Il faut néanmoins rester prudent : les directives JEDEC ne sont pas des normes certifiantes, et leur adoption par les fabricants reste volontaire. De plus, le TSC3PAK de ROHM n’est qu’un premier pas ; il faudra attendre que d’autres fabricants (Infineon, STMicroelectronics, onsemi) proposent des boîtiers équivalents pour que le top-side cooling devienne un standard de l’industrie.

Perspectives : vers une maturité industrielle du SiC

L’année 2026 marque un tournant pour le SiC. La combinaison de normes de fiabilité harmonisées (JEP203, JEP204) et de solutions de packaging innovantes (TSC3PAK) répond aux deux principaux freins identifiés par les concepteurs. Les prochaines étapes devraient voir :

• L’extension des directives JEDEC au GaN, avec des protocoles adaptés à ses modes de défaillance spécifiques.
• L’arrivée de boîtiers top-side cooling chez les autres grands fabricants de MOSFETs SiC.
• L’intégration de ces nouvelles méthodes dans les outils de conception assistée par ordinateur (EDA) et les simulateurs thermiques.
• Une accélération de l’adoption du SiC dans les architectures 800 V pour véhicules électriques, où la réduction des pertes et l’amélioration de la fiabilité sont critiques.

Les concepteurs qui intégreront dès maintenant ces nouvelles références dans leurs cahiers des charges seront mieux positionnés pour tirer parti de la prochaine génération de convertisseurs haute performance. La standardisation, loin d’être une contrainte, devient un levier d’innovation.

Sources

• EV Engineering Online – JEDEC publishes new guidelines for evaluating SiC power devices
• JEDEC – Press release on new SiC guidelines
• JEDEC – Wide Bandgap Power Semiconductors (GaN/SiC)
• JEDEC – JC-70 Committee
• Tektronix – SiC MOSFET Threshold Voltage Testing Based on JEDEC JEP183A
• TTI MarketEye – Analysis of SiC standardization
• Nature – Review on SiC packaging challenges (2026)
• ROHM – TSC3PAK announcement
• Magazine – Micro-onduleurs GaN : Enphase IQ9N

Article recherché et rédigé automatiquement · Magazine Electrosens