ElectroTech · 18 October 2026

SiC 2026 : JEDEC standardise la fiabilité, ROHM industrialise le refroidissement par le dessus

Le carbure de silicium (SiC) s’impose dans les convertisseurs de puissance pour véhicules électriques, serveurs AI et applications industrielles. Mais deux verrous freinent encore son adoption massive : la fiabilité à long terme et l’évacuation thermique. Le 3 juin 2026, la JEDEC a publié deux directives inédites pour standardiser les tests de fiabilité des composants SiC, tandis que les avancées en matière de packaging – notamment le refroidissement par le dessus (top-side cooling) – promettent de lever les contraintes thermiques. Le 9 juin 2026, ROHM a officialisé son nouveau boîtier TSC3PAK, premier package CMS à dissipation par le dessus offrant des performances thermiques comparables au TO-247-4L traversant. Ces deux axes, normatif et technologique, sont complémentaires et structurants pour les concepteurs. Plongeons dans leurs détails techniques, leurs implications et leurs limites.

SiC 2026 : deux annonces qui changent la donne pour la fiabilité et la dissipation

L’électronique de puissance vit une mutation profonde. Le carbure de silicium, avec sa large bande interdite (3,26 eV contre 1,12 eV pour le silicium), permet des tensions de claquage élevées, des pertes en commutation réduites et une tenue en température supérieure. Dans les onduleurs de traction des véhicules électriques, les chargeurs embarqués, les alimentations de serveurs AI (architectures 48 V / 800 V) ou les onduleurs photovoltaïques, le SiC gagne du terrain face au silicium et au GaN. Pourtant, deux préoccupations majeures persistent : la fiabilité à long terme – en particulier la dérive de la tension de seuil (Vth) et la tenue aux courts-circuits – et la dissipation thermique dans des boîtiers compacts.

Le 3 juin 2026, la JEDEC Solid State Technology Association a officialisé la publication de deux documents clés : JEP203 (Guideline for Short Circuit Evaluation in Power Conversion Transistors) et JEP204 (Catalog of Stress Procedures for Silicon Carbide Devices for Power Electronic Conversion). Élaborés par le sous-comité JC-70.2 dédié au carbure de silicium, ces textes visent à harmoniser les protocoles de test entre fabricants et à rassurer les donneurs d’ordre, notamment dans l’automobile et l’industrie [EV Engineering Online]. Parallèlement, les progrès en matière de packaging – matériaux diélectriques haute température, structures à faible inductance, refroidissement par le dessus – répondent aux défis thermiques et électromagnétiques spécifiques au SiC.

À peine six jours plus tard, le 9 juin 2026, ROHM a annoncé le lancement de son boîtier TSC3PAK (14,00 × 18,58 × 3,50 mm), un package CMS à dissipation thermique par le dessus pour MOSFETs SiC. Cette annonce confirme que le top-side cooling n’est plus une simple piste de recherche mais une réalité industrielle, avec une production de masse démarrée dès juin 2026 [ROHM]. Fait notable : ce boîtier embarque la 4ᵉ génération de MOSFETs SiC de ROHM, et non la cinquième – nous y reviendrons, car le fabricant a par ailleurs dévoilé en avril 2026 une génération 5 encore plus performante, ce qui dessine une feuille de route produit à deux étages qu’il faut lire correctement.

Ces deux événements, bien que distincts, répondent à un même besoin : donner aux ingénieurs les outils – normatifs et technologiques – pour concevoir des convertisseurs haute densité de puissance fiables. Examinons d’abord le volet normatif.

JEDEC sort l’artillerie lourde : JEP203 et JEP204 passent le SiC au crible

Le sous-comité JC-70 de la JEDEC, formé en 2017 avec 23 entreprises membres, a connu une croissance spectaculaire pour atteindre plus de 70 organisations aujourd’hui, réunissant fabricants de semi-conducteurs SiC et GaN, utilisateurs finaux, sociétés de test et mesure, universités et laboratoires nationaux [EV Engineering Online]. L’objectif affiché dans le communiqué officiel est de « soutenir l’adoption croissante du SiC dans les véhicules électriques et les systèmes industriels, améliorer l’alignement de l’industrie et accroître la confiance dans la fiabilité des composants » [JEDEC]. Ces directives s’inscrivent dans la feuille de route plus large de la JEDEC pour les semi-conducteurs à large bande interdite (WBG), qui couvre également le GaN [JEDEC WBG].

JEP203 se concentre sur l’évaluation des courts-circuits dans les transistors de puissance. Le court-circuit est un mode de défaillance critique pour les MOSFETs SiC, car leur faible énergie de court-circuit (due à une densité de courant élevée et une faible capacité thermique) peut entraîner une destruction rapide. La directive propose des méthodes de test standardisées pour mesurer le temps de tenue au court-circuit, le courant de court-circuit et l’énergie dissipée, avec des conditions de température et de tension reproductibles. Selon EV Engineering Online, JEP203 « fournit des conseils pour évaluer la capacité de court-circuit des MOSFET de puissance, aidant les ingénieurs à améliorer la conception de la protection, la cohérence des tests et la robustesse du système dans les applications de conversion de puissance » [EV Engineering Online].

JEP204 est un catalogue de procédures de stress pour les dispositifs SiC. Il couvre une gamme de tests de fiabilité : stress en température (HTRB, HTSL), cycles de puissance, stress en humidité (H3TRB), etc. L’idée est de fournir un référentiel commun aux fabricants et aux utilisateurs finaux pour qualifier les composants SiC dans des conditions réalistes. La publication sert de « référence pour les procédures de stress de fiabilité, d’environnement et de robustesse pour les dispositifs de puissance SiC », offrant aux ingénieurs de qualification et aux fabricants un cadre commun pour évaluer la fiabilité et les performances à long terme [EV Engineering Online].

Ces deux documents sont disponibles en téléchargement gratuit sur le site de la JEDEC, ce qui facilite leur adoption par les PME et les laboratoires de recherche. Le tableau ci-dessous résume leurs objectifs respectifs.

Ces directives ne sont pas des normes contraignantes (ce sont des « guidelines »), mais elles devraient rapidement devenir des références dans les cahiers des charges des constructeurs automobiles et des équipementiers. Comme le souligne l’analyse de TTI, cette standardisation arrive à un moment critique où l’industrie cherche à comparer objectivement les composants SiC de différents fournisseurs [TTI MarketEye].

Dérive de Vth et tenue aux courts-circuits : les défaillances que les normes veulent dompter

Pour comprendre l’importance de JEP203 et JEP204, il faut revenir sur les mécanismes physiques propres au SiC.

La dérive de la tension de seuil (Vth shift) est un phénomène bien connu des concepteurs de MOSFETs SiC. Elle résulte du piégeage de charges dans l’oxyde de grille (SiO₂) sous l’effet du stress électrique et thermique. Des trous ou des électrons peuvent être piégés dans des défauts de l’interface SiC/SiO₂, modifiant la tension de seuil et donc le comportement du transistor. Une dérive positive de Vth augmente la résistance à l’état passant (RDS(on)), tandis qu’une dérive négative peut conduire à un défaut de blocage. Les tests de stress en température et en tension (comme le HTRB – High Temperature Reverse Bias) sont essentiels pour caractériser cette dérive.

La JEDEC a d’ailleurs publié une norme complémentaire, JEP183A (Guidelines for Measuring the Threshold Voltage (Vt) of SiC MOSFETs), qui traite spécifiquement de l’effet d’hystérésis observé lors des mesures de Vth sur les MOSFETs SiC. Cet effet, causé par le nombre accru de pièges à l’interface SiC/SiO₂, provoque un décalage de la courbe de transfert entre les balayages avant et arrière de la tension de grille. Des mesures montrent des différences d’environ 120 mV entre les deux balayages, ce qui peut affecter des paramètres tels que le courant de fuite et la résistance à l’état passant. JEP183A décrit des méthodes utilisant une impulsion de conditionnement avant de générer le balayage Id vs Vg, éliminant ou réduisant ainsi l’hystérésis [Tektronix]. Cette norme est désormais intégrée dans les analyseurs de paramètres comme le 4200A-SCS de Tektronix avec le logiciel Clarius+ V1.14.

La tenue aux courts-circuits est un autre point sensible. Dans un MOSFET SiC, la densité de courant peut atteindre plusieurs centaines d’A/cm² en régime de court-circuit, et la température de la puce monte très rapidement (plusieurs centaines de degrés en quelques microsecondes). L’énergie de court-circuit (Eₛₕ) typique d’un MOSFET SiC est plus faible que celle d’un IGBT silicium, ce qui réduit la marge de sécurité. Les concepteurs doivent donc dimensionner les circuits de protection (desaturation detection, gate driver rapide) en fonction des caractéristiques de court-circuit du composant.

JEP203 impose des protocoles reproductibles pour mesurer ces grandeurs : durée de court-circuit (par exemple 2 µs, 5 µs, 10 µs), température initiale (25 °C, 150 °C), tension de drain. JEP204, de son côté, catalogue les procédures de stress cyclique (power cycling, temperature cycling) avec des profils de température et des temps de montée/descente standardisés. L’objectif est de permettre une comparaison fiable entre les composants de différents fournisseurs.

Bien que les sources officielles ne mentionnent pas d’échecs de fiabilité spécifiques dans l’automobile ayant motivé ces directives, le contexte est clair : les constructeurs automobiles exigent des taux de défaillance inférieurs à 1 ppm et des durées de vie de 15 ans. L’harmonisation des tests est un pas décisif vers cette fiabilité. Comme le rapporte EV Engineering Online, ces lignes directrices comblent un vide normatif qui freinait l’adoption du SiC dans les environnements les plus exigeants, notamment les véhicules électriques, l’infrastructure de charge, les entraînements industriels et les systèmes énergétiques [EV Engineering Online].

Packaging SiC : les défis thermiques et électromagnétiques

Les technologies de packaging conventionnelles, développées pour le silicium, ne suffisent plus pour exploiter pleinement le potentiel du SiC. Une revue publiée dans Nature en 2026 identifie trois défis majeurs [Nature] :

1. Matériaux : les températures de jonction élevées (175 °C à 200 °C en continu) et les tensions de blocage (jusqu’à 3,3 kV) dépassent les capacités des résines d’encapsulation et des diélectriques classiques.
2. Interactions électromagnétiques : les commutations rapides (jusqu’à 100 kHz ou plus) génèrent des fronts raides qui excitent les inductances parasites du boîtier, provoquant des dépassements de tension et des pertes EMI.
3. Densité de puissance : la miniaturisation des convertisseurs impose des densités de flux thermique de plus en plus élevées, que les boîtiers traversants classiques évacuent bien mais au prix d’un encombrement et d’un montage manuel.

C’est précisément sur ce troisième point que le TSC3PAK de ROHM apporte une réponse concrète. Le boîtier reprend l’architecture du refroidissement par le dessus : la surface de dissipation est placée sur le dessus du package, ce qui permet un montage automatisé (CMS) tout en atteignant des performances thermiques comparables aux boîtiers traversants TO-247-4L, jusqu’ici privilégiés pour les forts courants [ROHM]. Autrement dit, l’argument n’est pas seulement thermique : il est aussi industriel. Le passage d’un montage manuel à un montage CMS automatisé réduit les coûts d’assemblage et améliore la reproductibilité, deux facteurs décisifs pour les volumes automobiles.

Un détail d’ingénierie mérite l’attention : ROHM revendique une distance de ligne de fuite (creepage) de 6,66 mm, obtenue grâce à une structure rainurée propriétaire, qualifiée de « class-leading » par le fabricant. Cette valeur permet de tenir une tension crête AC de 1 200 V en environnement de degré de pollution 2, tout en restant compatible avec les produits largement adoptés sur le marché. Pour les concepteurs de chargeurs embarqués (OBC) et de compresseurs électriques – les deux applications explicitement ciblées par ROHM –, c’est ce qui rend possible une conception d’isolation sûre en haute tension sans recourir à des astuces de routage coûteuses [ROHM].

Il faut toutefois être précis sur la génération de puces embarquée. Les produits commercialisés dans le TSC3PAK intègrent les MOSFETs SiC de 4ᵉ génération de ROHM, avec une faible résistance à l’état passant et des commutations rapides, réduisant les pertes de conversion [ROHM]. Or, le 21 avril 2026, ROHM a annoncé ses MOSFETs SiC de 5ᵉ génération, avec environ 30 % d’amélioration sur un paramètre clé (résistance à l’état passant, selon la formulation du communiqué) [ROHM 5G]. La chronologie est donc la suivante : la 5ᵉ génération est annoncée en avril, le boîtier TSC3PAK est lancé en juin avec la 4ᵉ génération, et l’on peut raisonnablement anticiper une migration du nouveau package vers la 5ᵉ génération – mais aucune source fournie ne confirme ce calendrier. Ne l’affirmez donc pas comme acquis : à ce jour, le TSC3PAK en production de masse (juin 2026) embarque la 4ᵉ génération.

Ce que le TSC3PAK change (vraiment) pour votre conception

Pour un concepteur, l’intérêt du TSC3PAK se lit à trois niveaux.

Thermique. La dissipation par le dessus permet de coller le composant à un dissipateur ou à un cold plate par le haut, libérant la face inférieure pour le routage et supprimant le via thermique traversant. Combinée à une performance comparable au TO-247-4L, cette approche autorise des densités de puissance plus élevées dans un volume réduit – un avantage direct pour les OBC, où l’encombrement est contraint.

Assemblage. Le montage CMS automatisé remplace l’insertion manuelle des boîtiers traversants. À l’échelle d’une ligne de production automobile, ce n’est pas un détail : cela réduit le coût par unité, améliore la répétabilité et ouvre la voie à des cadences incompatibles avec le montage manuel.

Isolation. La distance de ligne de fuite de 6,66 mm et la tenue à 1 200 V crête AC en degré de pollution 2 simplifient la conception d’isolation pour les étages haute tension. C’est un point souvent sous-estimé dans les comparatifs de boîtiers, mais qui pèse lourd dans la validation d’un OBC.

Il reste des limites, qu’il faut énoncer. D’abord, le refroidissement par le dessus impose une mécanique de dissipation spécifique (dissipateur rapporté, interface thermique dédiée) : ce n’est pas un « drop-in » pour un design existant en TO-247. Ensuite, la génération de puces embarquée (4ᵉ) n’est pas la plus récente du catalogue ROHM (5ᵉ, avril 2026) : les concepteurs devront vérifier la disponibilité de la 5ᵉ génération dans ce package avant de figer un design à long cycle de vie. Enfin, comme toujours avec les annonces de boîtier, les performances thermiques « comparables au TO-247-4L » sont des chiffres fabricant : elles demandent une validation indépendante sur banc, avec le profil de commutation réel de l’application.

Une dynamique qui dépasse le seul SiC

Le mouvement décrit ici – standardisation des tests d’un côté, industrialisation du packaging de l’autre – s’inscrit dans une tendance plus large de l’électronique de puissance en 2026 : la montée en puissance des architectures à large bande interdite, du GaN au SiC, et la pression sur les coûts d’assemblage et de qualification. Les directives JEDEC, en rendant les tests comparables, et les boîtiers CMS à dissipation par le dessus, en rendant le montage automatisable, attaquent les deux freins historiques du SiC : la confiance dans la fiabilité et le coût de mise en œuvre.

Pour les équipes qui conçoivent des convertisseurs haute densité, la conséquence pratique est double. Côté normatif, JEP203 et JEP204 fournissent désormais un langage commun pour dialoguer avec les fournisseurs et rédiger des cahiers des charges de qualification crédibles. Côté composant, le TSC3PAK démontre qu’un boîtier CMS peut rivaliser thermiquement avec un traversant, ce qui élargit le champ des architectures possibles pour les OBC et les compresseurs électriques. La prudence reste de mise sur les calendriers de migration vers la 5ᵉ génération de puces, non documentés à ce jour.

Sources

• JEDEC Releases New SiC Guidelines to Improve Reliability and Evaluation of Power Devices — JEDEC, communiqué officiel, 3 juin 2026.
• JEDEC Publishes New Guidelines for Evaluating SiC Power Devices — EV Engineering Online, juin 2026.
• JEDEC Wide Bandgap Power Semiconductors (GaN & SiC) — JEDEC, feuille de route WBG.
• ROHM Launches New Top-Side Cooling Package for SiC MOSFETs — ROHM, communiqué officiel, 9 juin 2026.
• ROHM launches new top-side-cooling package for SiC MOSFETs — Semiconductor Today, juin 2026.
• ROHM Develops 5th Generation SiC MOSFETs — ROHM, communiqué officiel, 21 avril 2026.
• SiC MOSFET Threshold Voltage Testing Based on JEDEC JEP183A — Tektronix, note d’application.
• TTI MarketEye — analyse composants passifs et SiC — TTI, 29 juin 2026.
• Revue sur le packaging SiC — Nature, 2026.

Article recherché et rédigé automatiquement · Magazine Electrosens