ElectroTech · 14 September 2026

PCIe 7.0 : la révolution 128 GT/s s’installe, entre optique, matériaux ULL et calendrier 2026-2028

Le PCI-SIG a finalisé la spécification PCIe 7.0 en juin 2025, portant le débit à 128 GT/s par voie. Derrière ce chiffre se cache une couche physique poussée dans ses retranchements, un câblage qui bascule vers l’optique, et un calendrier de déploiement qui va s’étaler jusqu’en 2028. Décryptage d’une rupture qui redessine les systèmes haute performance, avec un écosystème déjà en mouvement en 2026.

128 GT/s : le PCIe 7.0 passe officiellement la vitesse supérieure

Le 11 juin 2025, le PCI-SIG a publié la version 1.0 de la spécification PCIe 7.0, mettant fin à des mois de travail sur les versions préliminaires. Le chiffre clé : 128 GT/s par voie, soit un doublement du débit par rapport au PCIe 6.0. En configuration x16, cela représente 512 Go/s de bande passante bidirectionnelle — de quoi transférer l’équivalent de plusieurs centaines de films en une seconde. Pour les systèmes d’IA et de HPC, ces débits ne sont pas un luxe : les accélérateurs et les GPU modernes saturent déjà les interconnexions Gen5 et Gen6, et la mémoire pooling via CXL 3.x (compatible avec PCIe 7.0) exige des liens toujours plus larges.

Ce qui frappe, c’est la cadence. Le PCIe 5.0 (32 GT/s) a été finalisé en 2019, le PCIe 6.0 (64 GT/s) en 2022, et le PCIe 7.0 (128 GT/s) en 2025. Trois générations en six ans, contre quatre générations en dix ans pour les versions précédentes. Cette accélération reflète une pression industrielle sans précédent : les centres de données d’IA consomment des bandes passantes croissantes, et le PCIe, interconnexion universelle, doit suivre. Le président du PCI-SIG, Al Yanes, a d’ailleurs annoncé que les travaux sur le PCIe 8.0 étaient déjà lancés — un signe que le rythme ne va pas ralentir.

PAM4 et FEC : les secrets d’une couche physique poussée dans ses retranchements

Pour doubler le débit par voie, les ingénieurs n’ont pas eu le choix : il fallait changer de modulation. Le PCIe 6.0 a introduit le PAM4 (Pulse Amplitude Modulation à 4 niveaux), qui encode 2 bits par symbole au lieu d’un seul pour le NRZ. Le PCIe 7.0 conserve ce choix, mais pousse la fréquence d’horloge à environ 32 GHz de fréquence de Nyquist — une zone où les pertes diélectriques des PCB deviennent un cauchemar pour les concepteurs.

Le PAM4 a un coût : le rapport signal/bruit se dégrade. En NRZ, la distinction entre deux niveaux de tension est totale ; en PAM4, les quatre niveaux sont espacés d’un tiers de la tension maximale, soit une marge de bruit trois fois plus faible qu’en NRZ à même amplitude. Pour compenser, la spécification PCIe 7.0 s’appuie sur un encodage Flit-based (comme en Gen6) et sur une FEC légère (Lightweight Forward Error Correction). L’objectif est de maintenir un taux d’erreur binaire (BER) brut inférieur à 1e-4, seuil à partir duquel la FEC peut corriger efficacement les erreurs et ramener le BER effectif à des niveaux acceptables.

Le type exact de la FEC (Reed-Solomon, BCH, etc.) n’est pas précisé dans les sources publiques, mais on sait qu’elle ajoute une latence de quelques nanosecondes — un compromis acceptable pour des applications de stockage et d’accélération, mais qui peut être problématique pour des workloads sensibles à la latence comme les transactions financières ou les systèmes temps réel. Les ingénieurs devront donc intégrer cette latence supplémentaire dans leurs budgets de conception, en particulier pour les systèmes qui combinent plusieurs étages de retimers.

Le cuivre ne suffit plus : PCB, matériaux ULL et la fibre optique en renfort

Le point le plus douloureux pour les concepteurs de cartes est la physique des matériaux. À 128 GT/s, les traces PCB en FR-4 — le matériau standard de l’industrie — sont tout simplement inutilisables. Les signaux s’évanouissent en quelques pouces sur ce matériau, selon l’analyse technique de whychips.com. La constante diélectrique (Dk) et le facteur de dissipation (Df) du FR-4 sont trop élevés pour maintenir l’intégrité du signal à 32 GHz.

La solution passe par des laminés Ultra-Low Loss (ULL) à faible Dk et Df, associés à du cuivre lisse HVLP (hyper-very-low-profile). Ces matériaux, déjà utilisés dans les réseaux hautes fréquences, voient leur coût exploser par rapport au FR-4 — un surcoût qui va se répercuter sur les cartes mères, les cartes d’accélération et les backplanes. Les longueurs de trace réalisables sans retimer/redriver restent limitées à quelques centimètres, ce qui impose une architecture de câblage différente.

Pour les distances plus longues, la spécification PCIe 7.0 intègre un Engineering Change Notice (ECN) « Optical Aware Retimer », publié par le PCI-SIG, qui permet de transporter le PCIe 7.0 sur fibre optique via des retimers optiques. Cadence a déjà réalisé une démonstration à 128 GT/s sur fibre, et les câbles « flyover » de Samtec et Molex (twinax) atteignent 1 mètre ou plus — impossible avec des traces PCB sans retimers coûteux. Ce basculement vers l’optique est une tendance de fond : les architectures Co-Packaged Optics (CPO) et Linear Pluggable Optics (LPO) commencent à émerger, même si leur adoption reste limitée aux très hauts débits.

L’écosystème s’emballe : IP, outils de test et SSD qui préparent le terrain

La spécification PCIe 7.0 est publiée, mais les produits compatibles ne vont pas arriver du jour au lendemain. L’écosystème est pourtant déjà en mouvement. Côté IP, Synopsys et Rambus ont annoncé des contrôleurs PCIe 7.0 — Rambus a d’ailleurs publié une vidéo technique détaillant les défis de la couche physique et les cas d’usage (IA, HPC, memory pooling). Ces IP sont essentielles pour les concepteurs de SoC qui veulent intégrer le PCIe 7.0 dans leurs puces.

Côté test et validation, Keysight a élargi son portfolio de tests PCIe 7.0 avec un nouvel étalonnage de stress pour récepteurs (annonce du 6 mai 2026). Les outils de test sont critiques : à ces débits, la moindre imperfection de connecteur ou de trace devient visible, et les ingénieurs ont besoin d’instruments capables de mesurer des signaux PAM4 à 32 GHz avec une précision suffisante.

Côté stockage, Phison et ScaleFlux ont déjà présenté des contrôleurs SSD Gen6 (PCIe 6.0) qui préparent le terrain pour le Gen7. Ces contrôleurs, conçus pour 64 GT/s, sont un tremplin naturel vers le 128 GT/s : l’architecture de la couche PHY et la FEC sont les mêmes, et les leçons apprises sur le Gen6 (égalisation, gestion de la latence) seront directement réutilisables. Les premiers SSD PCIe 7.0 ne devraient pas arriver avant 2027-2028, mais les fondations sont posées.

2026-2028 : un calendrier à deux vitesses entre Gen6 et Gen7

Le déploiement du PCIe 7.0 se fait sur un rythme à deux vitesses. D’un côté, le PCIe 6.0 n’est pas encore massivement adopté : les premiers produits Gen6 (SSD, contrôleurs, cartes d’accélération) commencent tout juste à arriver sur le marché en 2026, avec un écosystème encore en cours de maturation. De l’autre, le PCIe 7.0 est déjà finalisé, et les premiers tests de conformité devraient commencer d’ici 2027, selon les analyses de pausehardware.com. Les premières certifications officielles pourraient suivre en 2028.

Ce chevauchement est sans précédent dans l’histoire du PCIe. Les cycles précédents (Gen4→Gen5, Gen5→Gen6) laissaient généralement 3-4 ans entre la finalisation d’une spécification et l’adoption massive de la précédente. Ici, le Gen6 et le Gen7 se chevauchent, ce qui crée une pression sur les concepteurs : faut-il investir dans le Gen6 maintenant, ou attendre le Gen7 ? La réponse dépend des cas d’usage. Pour les systèmes qui doivent être déployés en 2026-2027, le Gen6 est un choix raisonnable. Pour les projets à horizon 2028-2029, le Gen7 sera probablement le standard de référence.

PCIe 7.0 face à CXL, UCIe et Ethernet : la bataille des interconnexions

Le PCIe 7.0 n’est pas seul dans la course aux interconnexions haute performance. Trois standards complémentaires ou concurrents se positionnent :

• CXL 3.x (Compute Express Link) : basé sur le PCIe, il permet le memory pooling et la désagrégation de la mémoire. PCIe 7.0 est compatible avec CXL 3.x, ce qui en fait un socle naturel pour les architectures de calcul désagrégé. La bande passante de 512 Go/s en x16 est idéale pour les pools mémoire partagés entre plusieurs accélérateurs.
• UCIe (Universal Chiplet Interconnect Express) : pour les interconnexions de chiplets dans un même package. UCIe ne remplace pas PCIe, il le complète : les chiplets communiquent en intra-package, tandis que PCIe gère les interconnexions entre packages.
• Ethernet 1.6T : pour les réseaux de datacenters, Ethernet 1.6T (débit en cours de normalisation) vise des distances plus longues et une interopérabilité universelle. PCIe reste cantonné aux distances courtes (quelques mètres), mais avec une latence bien plus faible.

Le choix entre ces standards dépend de critères de latence, de coût, de portée et d’efficacité énergétique. Pour les workloads d’IA distribués, PCIe 7.0 offre la latence la plus faible et le coût le plus bas pour des distances courtes. Ethernet reste indispensable pour les communications inter-rack. UCIe est réservé aux packages multi-chiplets. Le PCIe 7.0 n’est donc pas en compétition frontale avec ces standards — il s’intègre dans un écosystème où chaque technologie a sa place.

Ce que ça change pour les concepteurs de cartes et les ingénieurs embarqués

Pour les ingénieurs qui conçoivent des cartes et des systèmes haute performance, le PCIe 7.0 impose une remise en question profonde des pratiques de conception.

Coûts des matériaux : le passage au FR-4 vers des laminés ULL et du cuivre HVLP augmente significativement le coût des PCB. Pour une carte x16, le surcoût peut atteindre plusieurs centaines de dollars — un facteur à intégrer dans les budgets de production, surtout pour les séries moyennes.

Retimers et redrivers : à 128 GT/s, les traces longues sans retimer sont impossibles. Chaque segment de plus de quelques centimètres nécessite un retimer, ce qui ajoute de la latence et de la consommation. Les concepteurs doivent planifier l’emplacement des retimers dès le début du layout, et non pas les ajouter en fin de conception.

Gestion thermique et latence : la FEC et les retimers ajoutent de la latence (de quelques nanosecondes à plusieurs dizaines de nanosecondes selon la chaîne). Pour les applications sensibles à la latence (bases de données, trading haute fréquence), il faut évaluer si le gain de débit compense la latence ajoutée. La consommation thermique des PHY PAM4 à 32 GHz est également plus élevée que celle du NRZ à 16 GHz, ce qui impacte les budgets thermiques des cartes.

Pièges à éviter : le premier piège est de sous-estimer l’intégrité du signal. Une trace mal dimensionnée, un connecteur de mauvaise qualité, une vias non optimisés — tout cela peut tuer le signal à 128 GT/s. Le deuxième piège est de vouloir faire du PCIe 7.0 sur des cartes existantes conçues pour le Gen5 : c’est impossible sans refonte complète du layout. Le troisième piège est de négliger les tests : la validation doit être faite avec des instruments capables de mesurer des signaux PAM4 à 32 GHz, comme ceux de Keysight.

Et après ? La course continue vers PCIe 8.0

Le PCIe 7.0 est à peine finalisé que le PCI-SIG a déjà annoncé les travaux sur le PCIe 8.0. Si la logique de doublement du débit se poursuit, on parle de 256 GT/s par voie, soit 1 To/s bidirectionnel en x16. Mais à ces fréquences (environ 64 GHz de fréquence de Nyquist), les défis physiques deviennent exponentiels : la propagation des signaux sur le cuivre sera quasi impossible au-delà de quelques centimètres, et l’optique s’imposera comme la seule solution viable. Les premiers travaux de spécification devraient s’étaler jusqu’en 2028-2030, avec une finalisation potentielle autour de 2030. En attendant, le PCIe 7.0 a de beaux jours devant lui : il sera la colonne vertébrale des systèmes d’IA et de HPC de la fin de la décennie.

Sources

• PCI Express: как выбрать версии 4.0, 5.0 и 7.0, линии x16 для ПК
• Keysight expands PCIe 7.0 test portfolio (annonce du 6 mai 2026)
• PauseHardware – analyses sur le calendrier PCIe 7.0
• Whychips – analyse technique des matériaux PCB
• Rambus – vidéo technique sur les défis de la couche physique PCIe 7.0
• PCI-SIG – spécification PCIe 7.0

Article recherché et rédigé automatiquement · Magazine Electrosens