ElectroTech · 5 November 2026

Microcontrôleurs ultra-basse consommation et IA en 2026 : du simple veilleur à l’inférence TinyML, le match des architectures

Fini le temps où le microcontrôleur basse consommation n’était qu’un veilleur économe. En 2026, l’inférence TinyML s’invite dans les puces les plus frugales, et les fondeurs se livrent une bataille acharnée sur le terrain du TOPS/W. Panorama d’une offre en pleine mutation, entre architectures classiques optimisées pour la veille et nouvelles générations dotées d’accélérateurs neuronaux — avec, en filigrane, la question qui fâche : jusqu’où peut-on descendre en consommation sans sacrifier la fiabilité ?

L’IA dans le microcontrôleur : la fin de l’ère du simple veilleur

Pendant des décennies, la course à l’ultra-basse consommation s’est résumée à une seule question : combien de nanoampères en veille ? Les STM32L4, MSP430 et autres nRF52 ont bâti leur réputation sur des courants de fuite mesurés en centaines de nanoampères et des consommations actives de quelques dizaines de microampères par mégahertz. Mais le paysage a basculé. L’IA en périphérie (edge AI) n’est plus un luxe réservé aux smartphones ou aux serveurs : elle devient une exigence fonctionnelle pour les capteurs industriels, les dispositifs médicaux portables et les objets connectés qui doivent analyser des signaux en temps réel sans remonter vers le cloud.

Les chiffres de marché racontent cette bascule. Selon une analyse de Promwad relayée en 2026, plus de 30 milliards d’appareils IoT seront déployés dans le monde, dont une part significative fonctionnant sur batterie avec un minimum de maintenance. Dans ce contexte, l’inférence locale n’est plus une option : elle devient une nécessité économique et technique. Les modèles TinyML, conçus pour ces environnements, sont environ 1 000 fois plus petits en empreinte mémoire que les réseaux de neurones traditionnels, 10 fois plus économes en énergie qu’une exécution sur un cœur CPU généraliste, et tiennent dans des mémoires Flash de 256 à 512 Ko. C’est cette contrainte qui guide la conception des NPU de MCU : il ne s’agit pas de battre des records de TOPS bruts, mais d’atteindre une efficacité énergétique maximale pour des modèles de petite taille.

Les annonces récentes confirment cette stratégie. STMicroelectronics a dévoilé ses STM32U3 en mars 2025 — une famille conçue en technologie « near-threshold » pour des applications intelligentes et durables, visant explicitement les compteurs d’énergie, la santé et les capteurs industriels, comme l’a rapporté Evertiq. Le communiqué officiel ne mentionne pas d’accélérateur NPU, mais le positionnement « intelligent » annonce la couleur. Ambiq, de son côté, a lancé le SoC Apollo510 Lite le 31 octobre 2025, présenté comme propulsant l’IA en périphérie ; Mouser distribue désormais ces microcontrôleurs IA ultra-basse consommation, comme le rapporte PEI France. Et Silicon Labs a récemment dévoilé le BG2B, présenté comme son Bluetooth LE SoC le plus basse consommation, avec des capacités d’inférence embarquée. La tendance est nette : l’IA n’est plus une option, c’est un argument de vente.

Un point de méthode s’impose toutefois avant d’entrer dans le détail des architectures : la disponibilité commerciale d’un distributeur ne dit rien de la maturité d’un écosystème. Comme le rappelle le guide de sélection Microcontrôleurs et SoC IoT 2026, le choix d’un MCU en 2026 « repose sur l’arbitrage entre puissance de calcul, connectivité sans fil (Wi-Fi, BLE, Thread), consommation énergétique sous 3,3 V et maturité de l’écosystème logiciel ». Autrement dit, une NPU intégrée ne vaut que si la chaîne d’outils — compilateur, quantisation, runtime — suit. C’est précisément là que se joue la différence entre une annonce marketing et un produit déployable.

Architectures 2026 : comment la NPU s’invite dans la puce

L’intégration d’une NPU dans un microcontrôleur ULP n’est pas une simple addition de blocs. Elle pose des défis architecturaux majeurs : comment ajouter un accélérateur neuronal sans faire exploser les courants de fuite en veille profonde, ni dégrader la consommation active en µA/MHz ? Les fondeurs adoptent des stratégies différentes.

Chez STMicroelectronics, l’approche historique repose sur l’architecture Cortex-M33 associée à l’accélérateur Ethos-U55 d’Arm pour les gammes comme les STM32N6, qui embarquent une NPU dédiée à l’inférence TinyML. Le Cortex-M33, cœur à faible consommation, exécute le code applicatif, tandis que l’Ethos-U55 décharge les opérations de multiplication-accumulation (MAC) qui constituent le cœur des réseaux de neurones. Cette séparation permet d’éteindre la NPU quand elle n’est pas utilisée, préservant ainsi les performances de veille. À noter que cette approche par accélérateur Ethos-U55 n’est pas l’apanage de ST : Alif Semiconductor la décline sur son Ensemble avec des configurations allant de 32 à 256 MAC selon les variantes, ce qui illustre la standardisation progressive de briques IP neuronales chez plusieurs fondeurs.

Mais ST a franchi un cap supplémentaire en 2026 avec le STM32V8, dévoilé début août. Selon TechInsights, ce nouveau venu bascule dans la catégorie des processeurs d’application avec un cœur Arm Cortex-M85 cadencé à 800 MHz, gravé en 18 nm FD-SOI, et supportant l’architecture Armv8.1-M. Le Cortex-M85, cœur superscalaire avec extension vectorielle Helium (annoncé par Arm dès 2022), peut dépasser 1 GHz dans ses déclinaisons les plus rapides. Ce positionnement hybride entre MCU et MPU montre que ST veut couvrir tout le spectre de l’IA embarquée, des capteurs les plus frugaux aux applications nécessitant une puissance de calcul conséquente.

Renesas explore une voie différente avec des cœurs RISC-V couplés à des NPU propriétaires, misant sur la flexibilité du jeu d’instructions ouvert pour optimiser finement les opérations d’inférence. Le guide complet des microcontrôleurs RISC-V publié en 2026 confirme l’essor de cette architecture dans le domaine de l’embarqué. Silicon Labs, de son côté, développe des moteurs d’accélération propriétaires intégrés à ses SoC sans fil, comme le BG2B, qui combine radio Bluetooth LE et capacités d’inférence dans un même die. Cette intégration serrée permet de réduire les coûts de bill of materials et de minimiser les commutations entre radio et calcul.

Un acteur émergent bouscule également le marché : ASYGN a présenté fin juillet 2026 son microcontrôleur ColibryNPU, spécifiquement conçu pour l’IA embarquée ultra-basse consommation. Cette annonce, relayée par EIN Presswire, confirme que de nouveaux entrants voient dans la convergence ULP + IA un terrain de jeu porteur, capable de challenger les acteurs établis. La start-up française, forte de 18 ans d’expérience en conception de circuits intégrés, avait déjà marqué les esprits avec son ColibryIoT, récompensé d’un « Coup de cœur du jury » aux Assises de l’embarqué en janvier 2026, et présentait son savoir-faire au CES 2026 ainsi qu’au SIDO Lyon (stand E318) en septembre 2026.

L’impact sur les courants de fuite est un point critique. Les sources disponibles ne fournissent pas de chiffres précis pour toutes les architectures 2026, mais la tendance générale est à la maîtrise : les blocs NPU sont conçus avec des transistors à basse fuite, et les concepteurs de puces utilisent des domaines d’alimentation séparés pour couper l’accélérateur en veille profonde. On observe ainsi des courants de veille qui restent dans la fourchette des centaines de nanoampères pour les meilleures familles, même avec une NPU intégrée. En mode actif, l’efficacité énergétique se mesure désormais en TOPS/W, une métrique qui devient aussi importante que les µA/MHz.

La mémoire change la donne : la MRAM 5 nm de Samsung

L’IA embarquée ne dépend pas seulement du processeur : la mémoire joue un rôle crucial. Le 13 juin 2026, à Hawaï, Samsung a présenté la première cellule MRAM gravée en 5 nm, une avancée qui pourrait redéfinir l’équilibre entre mémoire et calcul dans les SoC d’IA embarquée. Cette technologie, qui combine la rapidité de la SRAM et la non-volatilité de la flash, ouvre la voie à un calcul en mémoire (in-memory computing) capable de réduire drastiquement la consommation énergétique des inférences. Pour les microcontrôleurs ULP, l’intégration de MRAM 5 nm pourrait permettre de stocker les poids des modèles TinyML directement dans la puce, éliminant les transferts de données coûteux en énergie. Les défis techniques restent nombreux — notamment la maîtrise des fuites à 150 °C, et le choix entre les variantes STT et SOT de la jonction magnétique (MTJ) — mais les promesses sont considérables pour l’IA en périphérie. Cette convergence mémoire-calcul rejoint directement les préoccupations des concepteurs de MCU, qui cherchent à rapprocher les poids du modèle des unités de calcul pour limiter les allers-retours énergivores vers la mémoire externe.

Cette annonce MRAM s’inscrit dans un contexte d’investissement massif qui la dépasse largement. Comme le détaille notre dossier sur le capex Samsung 2026, Samsung Electronics a déposé le 29 octobre 2026 un plan d’investissement de 84 400 milliards de KRW — environ 60 milliards de dollars — pour l’exercice suivant, un record absolu en hausse de 60 % sur un an. Une part de cet effort vise la mémoire avancée (HBM4, HBM4E) et le packaging, mais la R&D sur les mémoires émergentes non volatiles, dont la MRAM, en bénéficie mécaniquement. Pour le concepteur de MCU, la lecture est simple : la disponibilité de MRAM embarquée à coût raisonnable dépendra de la capacité de l’industrie à amortir ces investissements — et donc du calendrier des méga-fabs coréennes.

Le duel des fleurons : STM32U5/U0, BG2B, PIC32CM PL10, MSP430

Le marché 2026 offre un éventail de familles aux positionnements distincts. Voici un tableau comparatif des principales gammes, établi à partir des informations disponibles (les chiffres précis de consommation ne sont pas tous publiés dans les sources accessibles ; les valeurs sont indiquées quand elles sont documentées).

Le STM32U5 reste la référence pour les applications nécessitant une forte intégration de sécurité et de faible consommation, tandis que le STM32U3 pousse le concept « near-threshold » pour des applications qui doivent fonctionner des années sur pile. Les chiffres publiés par ST à son lancement sont parlants : 10 µA/MHz en mode actif, 1,6 µA en veille, et un score CoreMark-par-milliwatt de 117 — soit le double de la génération précédente. Patrick Aidoune, directeur général de la division MCU à usage général de STMicroelectronics, résume l’ambition : « Les nouveaux dispositifs réduisent la consommation dynamique à l’os, augmentant l’efficacité d’un facteur deux par rapport à notre génération précédente, contribuant ainsi aux objectifs de durabilité des entreprises. » Le BG2B de Silicon Labs se distingue par son approche « radio + IA » : il cible les capteurs sans fil qui doivent faire de l’inférence locale avant de transmettre, réduisant ainsi la consommation radio — souvent le poste le plus énergivore.

Microchip, avec le PIC32CM PL10, mise sur un cœur Cortex-M0+ très économe et une interface tactile intégrée, visant les applications grand public où le coût prime. La gamme MSP430 de TI, vétéran du domaine, continue d’évoluer avec des déclinaisons optimisées pour la métrologie et les capteurs, mais n’intègre pas encore de NPU dédiée. Enfin, Ambiq, avec l’Apollo510 Lite, pousse la logique « ultra-low power + NPU » à son paroxysme, ciblant les wearables qui doivent faire tourner des modèles de reconnaissance vocale ou de classification d’activité en continu. La technologie subthreshold, pionnière chez Ambiq, permet de faire fonctionner les transistors sous leur tension de seuil, réduisant considérablement la consommation d’énergie, comme l’explique Scott Hanson, CTO et fondateur d’Ambiq, dans une interview pour Elektor. Hanson y détaille les trois obstacles majeurs de cette approche — sensibilité aux variations de fabrication, aux fluctuations de température et aux variations de tension — et comment la collaboration avec TSMC a permis de les surmonter. Carlos Morales, responsable du groupe IA chez Ambiq, y présente l’approche de la firme pour intégrer l’IA dans les MCU tout en préservant la durée de vie de la batterie.

Le sous-seuil n’est pas une baguette magique : ce que dit la physique

L’engouement pour le subthreshold mérite une mise en garde technique, car il touche au cœur du compromis fiabilité/consommation. Le guide MCU & SoC 2026 de Wikiot rappelle un ordre de grandeur utile : « L’intégration de circuits logiques VTMOS opérant en sous-seuil à des fréquences d’horloge de 8 MHz permet de réduire la consommation d’énergie de 50 % par rapport aux structures CMOS traditionnelles. » Le gain est réel, mais il s’accompagne d’une contrepartie : à 8 MHz, on parle de logique de contrôle, pas d’inférence neuronale soutenue. Pour faire tourner un modèle TinyML à une cadence utile, il faut remonter en tension — et donc perdre une partie du bénéfice. C’est exactement le compromis que décrivent Hanson et Morales chez Ambiq : le sous-seuil excelle en veille et en traitement par rafales, pas en calcul continu.

Ce constat a une conséquence directe sur l’architecture des MCU à NPU : la stratégie gagnante n’est pas de faire tourner la NPU en sous-seuil en permanence, mais de concevoir des domaines d’alimentation capables de basculer rapidement entre un mode « near-threshold » très économe pour l’acquisition capteur et un mode nominal pour l’inférence. C’est là que les progrès en matière de PDN (power delivery network) et de découplage comptent autant que la NPU elle-même. Le même guide souligne d’ailleurs que l’étage d’alimentation est un point critique : les LDO sans dissipateur sont bridés par une dissipation thermique maximale de 3 W, ce qui impose souvent un convertisseur Buck à rendement supérieur à 91,5 % pour tenir le rail 3,3 V sous les pics de courant radio. Sur un module IoT à NPU, la qualité de cette chaîne d’alimentation fait la différence entre une autonomie annoncée et une autonomie réelle.

Chiffres clés : TOPS/W, µA/MHz, nA en veille – ce que disent les datasheets

Pour évaluer un MCU ULP avec IA, il faut jongler avec plusieurs métriques. La consommation active en µA/MHz donne une idée du coût énergétique du calcul généraliste, mais elle ne dit rien de l’efficacité d’une NPU, qui se mesure plutôt en TOPS/W (ou en inférences/seconde/W pour un modèle donné). La veille en nA ou µA renseigne sur la tenue de l’application entre deux réveils, mais masque les courants de démarrage et les pics transitoires. Et le CoreMark/mW — utilisé par ST pour le STM32U3 avec un score de 117 — reste une référence utile pour comparer des cœurs généralistes, à condition de vérifier les conditions de mesure (tension, fréquence, température).

La leçon pratique pour 2026 : aucune de ces métriques, prise isolément, ne permet de choisir un MCU pour une application TinyML. Il faut croiser trois axes — coût énergétique de l’inférence (mesuré sur votre modèle, pas sur un benchmark générique), coût énergétique de l’acquisition et de la radio, et coût énergétique de la veille entre deux cycles. Un MCU avec une NPU brillante mais une radio gourmande perdra la bataille face à un SoC mieux intégré. C’est précisément l’argument des approches « radio + IA » comme le BG2B, et c’est aussi ce qui rend les FEM 2,4 GHz si stratégiques : comme le montre notre dossier sur les modules front-end RF 2026, l’intégration PA–LNA–switch–filtre en un seul boîtier réduit les pertes et donc l’énergie par bit transmis — un gain qui se répercute directement sur le budget d’un capteur connecté à inférence locale.

Ce que cela change pour le concepteur : la grille de décision 2026

Au-delà des fiches techniques, la convergence ULP + IA redessine la façon de concevoir un produit embarqué. Voici les arbitrages qui structurent réellement les choix en cette fin 2026.

1. Faut-il vraiment une NPU ? Pour un modèle de classification de quelques kilo-octets (détection de seuils, reconnaissance de gestes simples), un Cortex-M4F bien optimisé suffit, et l’absence de NPU simplifie la validation. La NPU devient pertinente quand le modèle dépasse quelques dizaines de kilo-octets de poids et que l’inférence est fréquente — c’est le cas des applications audio et vision embarquées visées par l’Apollo510 Lite ou le ColibryNPU.

2. Quelle mémoire pour les poids ? La Flash interne de 256 à 512 Ko suffit pour la plupart des modèles TinyML actuels. La MRAM 5 nm annoncée par Samsung en juin 2026 pourrait, à terme, changer la donne en rapprochant poids et calcul, mais elle n’est pas encore une option de conception disponible : il s’agit d’une démonstration de cellule, pas d’un produit catalogue. Ne planifiez pas un design 2027 sur cette base.

3. Quel budget radio ? Sur un capteur connecté, la radio domine souvent le bilan énergétique. L’inférence locale n’a de sens économique que si elle permet de réduire la fréquence des transmissions — c’est tout l’intérêt des architectures intégrées radio + NPU.

4. Quelle maturité d’outillage ? C’est le critère le plus sous-estimé. Un écosystème logiciel mature (compilateur TinyML, support de quantisation, débogage de NPU) vaut souvent mieux qu’un gain de TOPS/W sur le papier. Le guide de sélection 2026 de Wikiot insiste sur ce point : la « maturité de l’écosystème logiciel » est un critère de choix à part entière, au même titre que la consommation.

5. Quelle fiabilité à long terme ? Les approches agressives (sous-seuil, near-threshold) exposent davantage aux variations de fabrication et de température. Pour un produit destiné à durer dix ans sur le terrain, il faut valider les marges sur les coins de process, pas seulement sur le typique.

Sources

• Evertiq, « STMicroelectronics dévoile les microcontrôleurs STM32U3 pour l’électronique ultra-basse consommation », mars 2025 — evertiq.fr
• Elektor, « Microcontrôleurs ultra-basse consommation et IA » (interview Scott Hanson et Carlos Morales, Ambiq) — elektormagazine.fr
• Wikiot, « Microcontrôleurs et SoC IoT 2026 : Guide de Sélection STM32, ESP32, nRF52, RISC-V » — wikiot.fr
• Wikiot, « MCU & SoC Guide 2026 : Architecture, Périphériques, Consommation » — wikiot.fr
• Electronics Sourcing, « Mouser New Product Insider: Over 5,000 New Parts Added in Third Quarter », 19 octobre 2026 — electronics-sourcing.com
• Dossier magazine « Capex Samsung 2026 : 84 400 milliards de KRW pour l’IA » (plan déposé le 29 octobre 2026)
• Dossier magazine « Modules front-end RF 2026 : l’intégration gagne le 2,4 GHz, le X-band et l’AESA » (annonce pSemi du 9 octobre 2026)
• Annonces fabricants citées dans l’article : STM32V8 (TechInsights, août 2026), Silicon Labs BG2B, Microchip PIC32CM PL10, Ambiq Apollo510 Lite (31 octobre 2025), ASYGN ColibryNPU (EIN Presswire, juillet 2026), MRAM 5 nm Samsung (13 juin 2026, Hawaï), Alif Ensemble (Ethos-U55, 32 à 256 MAC).

Article recherché et rédigé automatiquement · Magazine Electrosens